麦克雷尔INC 。
SY69753L
引脚说明
输入
引脚数
2
3
5
引脚名称
RDINP
RDINN
REFCLK
TYPE
迪FF erential
PECL
TTL输入
引脚名称
串行数据输入：这些内置的线路接收器输入端被连接到差分接收
串行数据流。内部接收PLL恢复嵌入的时钟（ RCLK ）和数据
（ RDOUT ）的信息。
参考时钟：这个输入是用作内部的频率合成器的基准
并且在没有数据的"training"频率为接收器PLL以保持其中心
在RDIN输入进来。
载波检测：该输入控制所述接收PLL的恢复功能，并且可以被驱动
通过该载波检测的光模块或从外部过渡检测电路的输出。
当此输入为高电平时，输入数据流（ RDIN ）由接收正常恢复
PLL 。当此输入为低电平输入RDIN数据将在内部强制为
恒低电平时，数据输出RDOUT将维持低位，链路故障指示器输出
LFIN拉低，时钟恢复PLL被迫寻找到的时钟频率
从REFCLK产生。
分频比选择：这些输入中选择的输出时钟频率之间的比率
（ RCLK / TCLK ），并如图所示的“参考频率的REFCLK输入频率
选择“表格。
时钟选择：该输入用于选择接收器PLL的任一所恢复的时钟
（ CLKSEL =高）或频率合成器（ CLKSEL =低）的时钟到TCLK
输出。
26
CD
PECL输入
32
25
16
DIVSEL1
DIVSEL2
CLKSEL
TTL输入
TTL输入
输出
引脚数
31
引脚名称
LFIN
TYPE
TTL输出
引脚名称
链路故障指示灯：此输出指示输入数据流RDIN的状态。活跃
高电平信号表示当内部时钟恢复PLL已锁定到该呼入
数据流。 LFIN会高，如果CD为高，并RDIN是的频率范围内
接收PLL （ 1000PPM ），如果不将交替出现。 LFIN是一个异步输出。
接收数据输出：这些ECL 100K输出与输入所代表的数据恢复
数据流（ RDIN ） 。此回收的指定针对RCLK的上升沿数据。
时钟输出：这些ECL 100K输出代表了恢复时钟用于采样
恢复的数据（ RDOUT ） 。
时钟输出：这些ECL 100K输出表示无论是恢复的时钟（ CLKSEL =
高电平）用于采样恢复的数据（ RDOUT ）或频率的发射时钟
合成器（ CLKSEL = LOW） 。
时钟合成PLL环路滤波器：外部环路滤波器引脚的时钟PLL合成。
时钟恢复PLL环路滤波器：外部环路滤波器引脚接收器PLL 。
23
24
20
21
18
17
9
10
14
15
RDOUTN
RDOUTP
RCLKn
RCLKP
TCLKP
TCLKn
PLLSP
PLLSN
PLLRN
PLLRP
迪FF erential
PECL
迪FF erential
PECL
迪FF erential
PECL
电源和接地
引脚数
27, 28
29
30
19, 22
12, 13
1, 4, 6, 7, 8
11
引脚名称
VCC
VCCA
VCCO
GND
NC
GNDA
TYPE
引脚名称
电源。
(1)
模拟电源电压。
(1)
输出电源电压。
(1)
地面上。
无连接。
模拟地。
注意：
1. VCC时， VCCA ， VCCO必须是相同的值。
2006年11月
3
M9999-111406-D
hbwhelp@micrel.com
或（408） 955-1690
