Z9953
3.3V ， 180MHz的，多输出零延迟缓冲器
引脚说明
针
8
9
12, 14, 16,
18, 20, 22,
24, 26
28
名字
PECL_CLK
PECL_CLK ＃
Q(7:0)
PWR
I / O
I
I
O
描述
PECL输入时钟。
PECL输入时钟。
时钟输出。
VDDC
Fb_out分别
VDDC
O
2
10
FB_IN
MR / OE ＃
I
I
30
PLL_EN
I
31
32
11, 15, 19,
23, 27
1
7, 13, 17, 21,
25, 29
3, 4, 5, 6
BYPASS ＃
VCO_SEL
VDDC
VDD
VSS
NC
I
I
反馈时钟输出。连接到FB_IN正常
操作。旁路电容的延迟，在此输出将
控制输入参考/输出的相位关系。
反馈时钟输入。连接到Fb_out分别访问
该PLL 。
主复位/输出使能输入。当置为高电平，
复位所有的内部触发器，并禁用所有的
输出。当拉低，释放内部触发器
自复位，使所有的输出。
PLL选择输入。当置为高电平， VCO输出
选择。而当设定为低， PECL_CLK是输入到
输出分频器。
PLL使能输入。当高， PLL使能时
低时， PLL被旁路。
VCO分频器选择输入。当设置为高， VCO输出
除以2时设定得低，分频器被旁路。
3.3V电源的输出时钟缓冲器。
3.3V电源的PLL
共同点
无连接
PD =内部下拉， PU =内部上拉电阻。
赛普拉斯半导体公司
http://www.cypress.com
文件编号： 38-07086牧师* B
12/26/2002
第2 6
