ZL30406
1.4
输出接口电路
数据表
该VCO的输出被用来通过输出接口电路，以提供4 LVPECL差分时钟在
77.76兆赫，一个可编程CML差分时钟（ 19.44兆赫， 38.88兆赫， 77.76兆赫， 155.52 MHz）的控制
与FS1-2销和一个单端19.44 MHz的输出时钟。该模块还提供了一个19.44 MHz的时钟反馈
在关闭PLL环路。每个输出时钟可以启用或与相关联的输出使能单独禁止
引脚。
输出时钟
C77oP/N-A
C77oP/N-B
C77oP/N-C
C77oP/N-D
OC - CLKoP / N
C19o
输出使能引脚
C77oEN-A
C77oEN-B
C77oEN-C
C77oEN-D
OC- CLKOEN
C19oEN
表1 - 输出使能控制
以降低功耗并实现最低的固有抖动的未使用的输出时钟必须
禁用。如果有任何的LVPECL输出被禁止，他们必须悬空，没有任何终端。
所述OC - CLKO CML差分输出时钟的输出时钟频率的选择与FS1-2销所示
下表。
FS2
0
0
1
1
FS1
0
1
0
1
OC- CLKO
频率
19.44 MHz的
38.88 MHz的
77.76 MHz的
155.52兆赫
表2 - OC- CLKO时钟频率选择
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