ZL30119
数据表
DPLL1的反馈时钟（ fb_clk ）可作为输出时钟。它的输出频率始终等于
DPLL1的选择的输入频率。
从SONET / SDH APLL得到的输出时钟和帧脉冲始终同步于DPLL1 ，并
从可编程频率合成器产生的时钟和帧脉冲，可以同步到任何DPLL1
或DPLL2 。这允许ZL30119有两个独立的时序路径。
P0
合成
DPLL2
P1
合成
p0_clk0
p0_fp0
p0_clk1
p0_fp1
p1_clk0
p1_clk1
diff0
DPLL1
SONET / SDH的
APLL
diff1
sdh_clk0
sdh_fp0
sdh_clk1
sdh_fp1
反馈
合成
FB_CLK
图6 - 输出时钟配置
所支持的频率的输出时钟和帧脉冲示于表4 。
diff0_p/n,
diff1_p/n
（ LVPECL ）
6.48 MHZ
19.44 MHz的
38.88 MHz的
51.84 MHz的
77.76 MHz的
155.52兆赫
311.04兆赫
622.08兆赫
sdh_clk0,
sdh_clk1
（ LVCMOS ）
6.48 MHZ
9.72兆赫
12.96 MHz的
19.44 MHz的
25.92 MHz的
38.88 MHz的
51.84 MHz的
77.76 MHz的
表4 - 输出时钟和帧脉冲频率
p0_clk0 ， p1_clk0
（ LVCMOS ）
2千赫
p
x
_clk1 =
N * 8千赫（最多
77.76兆赫）
p0_clk1 ， p1_clk1
（ LVCMOS ）
p
x
_clk0
2
M
sdh_fp0 ， shd_fp1 ，
p0_fp0 ， p0_fp1
（ LVCMOS ）
166.67赫兹
(48x 125
s
帧）
400赫兹
1千赫
2千赫
4千赫
8千赫
32千赫
64千赫
17
卓联半导体公司
