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电气和热特性
写入的数据被驱动，在写选通的无效边沿锁存。这给了充足的
建立时间超出了ATA - 4规格要求。
数据保持不变，直到写选通的下一个有效边沿。这给了充足的
保持时间超出了ATA - 4规格要求。
所有的ATA传输被编程在系统时钟周期中的ATA主机术语（ IP总线时钟）
控制器定时寄存器。这使得约束的ATA协议及其各自的时序模式
在其中的ATA控制器可与所述驱动通信。
更快的ATA模式（即， UDMA 0，1， 2）当系统以足够的频率运行支持
以提供足够的数据传输速率。足够的数据传输率是以下的函数：
该MPC5200B工作频率（IP总线时钟频率）
内部MPC5200B总线延迟
其它系统负载因变量
的ATA的时钟是相同的频率在MPC5200B知识产权总线时钟。看到MPC5200B用户手册
[1].
记
所有输出时序号指定标称为50 pF负载。
表27. PIO模式时序规格
符号
t
0
t
1
t
2
t
2i
t
3
t
4
t
5
t
6
t
9
t
A
t
B
PIO时序参数
周期
地址有效到DIOR / DIOW设置
DIOR / DIOW脉冲宽度16位
8-bit
DIOR / DIOW恢复时间
DIOW数据建立
DIOW数据保持
DIOR数据建立
DIOR数据保持
DIOR / DIOW到地址
有效保持
IORDY设置
IORDY脉冲宽度
最小/最大
（纳秒）
民
民
民
民
民
民
民
民
民
民
最大
最大
模式0
（纳秒）
600
70
165
290
—
60
30
50
5
20
35
1250
模式1
（纳秒）
383
50
125
290
—
45
20
35
5
15
35
1250
模式2
（纳秒）
240
30
100
290
—
30
15
20
5
10
35
1250
模式3
（纳秒）
180
30
80
80
70
30
10
20
5
10
35
1250
模式4
（纳秒）
120
25
70
70
25
20
10
20
5
10
35
1250
SpecID
A8.1
A8.2
A8.3
A8.4
A8.5
A8.6
A8.7
A8.8
A8.9
A8.10
A8.11
MPC5200B数据手册，第1
32
飞思卡尔半导体公司
