初步的技术数据
表5.透明增益模式真值表逻辑电平
WR
V
S
V
S
V
S
V
S
A1
低
低
高
高
A0
低
高
低
高
收益
1
10
100
1000
WR
前高后低
前高后低
前高后低
前高后低
低到低
从低到高
高来高
1
AD8253
表6.用于锁存增益模式真值表逻辑电平
A1
低
低
高
高
X
1
X
1
X
1
A0
低
高
低
高
X
1
X
1
X
1
收益
更改为1
更改为10
更改为100
更改为1000
没有变化
没有变化
没有变化
锁存增益模式
一些应用中具有多个可编程器件如
多路转换器或其它可编程增益仪表
出放大器的相同的PCB上。在这种情况下，设备可以共享一个
数据总线。在AD8253的增益可以用WR作为锁存器被置位，
允许其他设备共享A0和A1 。图7示出
概略使用这种方法，被称为锁存增益模式。该
AD8253是在此模式下，当WR保持为逻辑高或逻辑
低，通常为5V和0V，分别。 A0上的电压和
A1中读取WR信号作为它的向下的边缘
转变从逻辑高到逻辑低。这锁存逻辑
在A0和A1的水平，从而产生增益变化。见真情
表格列出了表6更多关于这些增益变化。
X =不在乎。
在上电时，该AD8253默认为1时，在一个增益
锁存增益模式。与此相反，如果AD8253被配置在
透明增益模式时，它开始于由所指示的增益
在上电时的电压电平上的A0和A1 。
时序锁存增益模式
在锁存增益模式下，逻辑电平在A0和A1都将举行
最少的设置时间t
SU
，向下沿之前
WR锁存增益。类似地，它们必须保持一
吨的最小保持时间
HD
WR到向下的边缘后，
确保该增益被正确地锁存。吨后
HD
， A0和A1
可以改变逻辑电平，但增益不改变（直到
WR的下一个向下的边缘） 。最短持续时间WR
可以举高为t
WR
-HIGH
和叔
WR
- 低
是最小
持续时间WR可以保持较低。数字时序规格
列于表2所需的增益变化的时间是
由该放大器的稳定时间支配。时序
图示于图8 。
当与其他设备共享的数据总线，逻辑电平施加
这些设备可以潜在地通过馈送到输出
在AD8253 。穿通线可以通过减小被最小化
逻辑信号的边沿速率。此外，细心的布局
PCB也减少了数字和模拟之间的耦合
董事会的部分。
图7.锁存增益模式， G = 1000
t
WR- HIGH
WR
t
WR -LOW
t
SU
A0, A1
t
HD
06287-053
图8.时序图锁存增益模式
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