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TLV320AIC33
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SLAS480A - 2006年1月 - 修订2006年7月
下表列出了典型MCLK率，以及如何几个例子案件编程PLL实现
Fsref = 44.1 kHz或48 kHz的。
Fsref = 44.1千赫
MCLK （兆赫）
2.8224
5.6448
12.0
13.0
16.0
19.2
19.68
48.0
Fsref = 48千赫
MCLK （兆赫）
2.048
3.072
4.096
6.144
8.192
12.0
13.0
16.0
19.2
19.68
48.0
P
1
1
1
1
1
1
1
1
1
1
4
R
1
1
1
1
1
1
1
1
1
1
1
J
48
32
24
16
12
8
7
6
5
4
8
D
0
0
0
0
0
1920
5618
1440
1200
9951
1920
实现的FSREF
48000.00
48000.00
48000.00
48000.00
48000.00
48000.00
47999.71
48000.00
48000.00
47999.79
48000.00
误差（％）
0.0000
0.0000
0.0000
0.0000
0.0000
0.0000
0.0006
0.0000
0.0000
0.0004
0.0000
P
1
1
1
1
1
1
1
4
R
1
1
1
1
1
1
1
1
J
32
16
7
6
5
4
4
7
D
0
0
5264
9474
6448
7040
5893
5264
实现的FSREF
44100.00
44100.00
44100.00
44099.71
44100.00
44100.00
44100.30
44100.00
误差（％）
0.0000
0.0000
0.0000
0.0007
0.0000
0.0000
–0.0007
0.0000
该AIC33还可以输出到GPIO1引脚独立的时钟。如果PLL被用于将音频数据
转换器的时钟，所述M和N的设置可以被用于提供PLL输出的分频版本。如果PLL
不被用于音频数据转换器时钟，锁相环仍然可以使能，以提供一种完全
独立的时钟输出的GPIO1 。当PLL被使下式的GPIO1时钟输出和
CLKMUX_OUT是0是：
GPIO1 = （ PLLCLK_IN × 2
×
K
×
r） / （M
×
N
×
P)
当CLKMUX_OUT是1 ，而不管锁相环是否被使能或禁用，则输入到时钟输出
分频器可被选作MCLK ， BCLK ，或GPIO2 。是这种情况下，该公式为GPIO1时钟是：
GPIO1 = （ CLKDIV_IN
×
2) / (M
×
N），其中
M = 1, 2, 4, 8
N = 2, 3,
…,
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CLKDIV_IN可以BCLK ， MCLK ，或GPIO2 ， 0页选择，注册102位D7 -D6
立体声音频ADC
该TLV320AIC33包括一个立体声音频的ADC ，它采用了Δ-Σ调制器，具有128倍
过采样中的单速率模式，随后的数字抽取滤波器。该ADC支持的采样率为
8千赫至48千赫中的单速率模式，并且可达96千赫在双速率模式。每当ADC或DAC是在
操作时，设备需要的音频主时钟提供适当的音频时钟生成是
设置部分内。
为了提供最佳的系统功耗，立体声ADC可供电一个信道的时间，来
支持其中只有单声道记录功能是必需的情况下。此外，这两个信道可以是完全供电
或完全断电。
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