CY7C1541V18 ， CY7C1556V18
CY7C1543V18 ， CY7C1545V18
深度扩展
该CY7C1543V18具有端口选择输入的每个端口。这
能轻松深度扩展。这两个端口选择采样
在正向输入时钟只（ K）的上升沿。每个端口
选择输入可以取消指定的端口。取消选择一个端口
不影响其它端口。所有未决的事务（读
写）完成该装置的选择取消之前。
有效的数据指标（ QVLD ）
设置在QDR-II + QVLD简化对高数据捕获
高速系统。该QVLD由QDR-II +设备产生
与数据一起输出。这个信号也边沿对齐的
回波时钟和如下任何数据引脚的时序。该信号是
断言半个周期有效数据到达之前。
DLL
这些芯片使用一个延迟锁定环（DLL ）被设计成
120 MHz和规定的最大时钟之间的功能
频率。该DLL可以通过将接地的被禁止
DOFF引脚。当DLL被关闭时，该器件会以
QDR- I模式（具有1.0个周期的延迟和较长的访问时间）。
欲了解更多信息，请参考应用笔记， “DLL Consid-
操作的QDRII / DDRII / QDRII + / DDRII + “ 。该DLL也可以是
通过降低或停止输入时钟K和K为一个复位
最小为30ns的。然而，它复位DLL不是必要
锁定到希望的频率。在上电期间，当
DOFF连接到高电平，经过稳定2048个周期的DLL被锁定
时钟。
可编程阻抗
一个外部电阻RQ ，必须连接的ZQ引脚之间
SRAM上和V
SS
以允许的SRAM调整其输出
驱动器阻抗。 RQ的值必须是5倍的价值
由SRAM ，在允许的驱动目标线路阻抗
RQ的范围，以保证阻抗匹配的公差
± 15％是175和350之间
,
随着V
DDQ
= 1.5V 。该
输出阻抗调整后功率可达每天1024次
考虑到在电源电压和温度漂移。
随路时钟
设置在QDR-II +回波时钟，能够简化数据捕获
在高速系统中。通过生成两个回波时钟
QDR-II + 。 CQ参照相对于K和CQ是为参考
转制相对于K。这些是自由运行的时钟，并且
同步到QDR-II +的输入时钟。对于时机
随路时钟显示在
开关特性
第23页。
应用实例
图1
示出了四个QDR-II +在应用程序中使用。
图1.应用实例
RQ = 250ohms
RQ = 250ohms
Vt
R
ZQ
CQ / CQ
SRAM ＃ 1
Q
D
A
RPS WPS BWS
K K
D
A
ZQ
CQ / CQ
SRAM ＃ 4
Q
RPS WPS BWS
K K
DATA IN
数据输出
地址
R
R
Vt
Vt
总线主控
RPS
（CPU或ASIC）的
WPS
BWS
CLKIN / CLKIN
电源K，
电源K，
R = 50欧姆， VT = VDDQ / 2
文件编号： 001-05389修订版* F
第9页的28
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