位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第1300页 > CY7C1334H-133AXC > CY7C1334H-133AXC PDF资料 > CY7C1334H-133AXC PDF资料1第4页
CY7C1334H
功能概述
该CY7C1334H是一个同步流水线猝发SRAM的
专门设计的过程中，消除等待状态
读/写转换。所有同步输入通过
输入寄存器的时钟的上升沿来控制。该
时钟信号是合格的时钟使能输入信号
（ CEN ） 。如果CEN为高电平时，时钟信号不被识别和
所有的内部状态被保持。所有的同步操作
有资格与CEN 。所有数据输出通过输出
寄存器由时钟的上升沿来控制。最大
从时钟上升接入延迟（叔
CO
）为3.5纳秒（ 166 - MHz的
装置） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效和ADV / LD为低电平时，
提供给该装置的地址将被锁存。该
访问既可以一个读或写操作，这取决于
写的状态使能（ WE） 。 BW
[A ：D ]
可用于
进行字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
所有操作（读，写，并取消）是流水线。
ADV / LD应驱动至低电平，一旦设备已被
取消选择以加载新的地址的下一个
操作。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
所有的断言活跃， （ 3 ）写使能输入
WE信号被拉高高， （ 4 ） ADV / LD是断言
低。呈现给地址输入端的地址被锁存
入地址寄存器，并提交给存储芯
和控制逻辑。所述控制逻辑确定读
访问过程中，允许所请求的数据，以
传播到输出寄存器的输入端。在上升沿
在下一个时钟的所请求的数据被允许传播
通过输出寄存器和到数据总线上，提供了操作环境
为低电平有效。读出的第一时钟之后获得的输出
缓冲器由OE和内部控制逻辑来控制。 OE
该设备驱除必须驱动为低电平，从而在
请求的数据。在第二时钟期间，随后的
操作（读/写/取消）可以启动。取消选择
该装置还流水线。因此，当对SRAM是
取消在时钟上升沿被芯片中的一个使能信号，其
输出三态，在下一个时钟的上升。
突发读访问
该CY7C1334H有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
4读取无重新确立的地址输入。 ADV / LD
必须被驱动为低，以装入新的地址进
SRAM中，如上面所述的单读访问部分中描述。
该数据串计数器的顺序由模式决定的
输入信号。在MODE低输入选择线爆裂
模式中，一个高电平选择一个交错突发序列。两
突发计数器使用A0和A1的突发序列，并将
充分递增，当环绕。在高输入
ADV /劳工处会增加内部突发计数器不管
文件编号： 38-05678牧师* B
芯片的状态，使输入或WE 。 WE被锁在
开始一阵周期。因此，访问类型（读
或写）保持在整个突发序列。
单写访问
当满足下列条件都写入访问被启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
是全部置为有效，和（3）的写信号WE
为低电平。呈现给地址输入端的地址
被加载到地址寄存器。写信号是
锁存到控制逻辑块。
在随后的时钟上升的数据线是自动
三态无关的OE输入信号的状态。这
允许外部逻辑呈现上的DQ的数据和
DQP
[A ：D ]
。此外，该地址用于后续访问
（读/写/取消）被锁存到地址寄存器
（提供相应的控制信号被置位） 。
在下一个时钟上升（提交的DQ的数据或其子集
对于字节写操作，请参阅写周期说明表
详情）输入锁存到设备和写入是
完整的。
在写操作期间写入的数据由控制
BW
[A ：D ]
信号。该CY7C1334H提供字节写
这是在写周期说明表中描述的能力。
断言写使能输入（ WE）与选定的字节
写选择（ BW
[A ：D ]
）输入将有选择地写只
所需的字节数。在一个字节写入字节未选择
操作将保持不变。一个同步自定时
写入机制被提供以简化的写
操作。字节写入功能已被列入为
极大地简化了读/修改/写的序列，它可以是
减少到简单的字节写操作。
由于CY7C1334H是一种常见的I / O设备，数据
不应该被驱入装置，同时输出
活跃的。输出使能（ OE ）可以拉高高
之前提交数据到DQS的。这样做将三态
输出驱动器。为安全起见， DQS就会自动
在写入周期中的数据部分期间，三态的，而不管
OE的状态。
突发写入访问
该CY7C1334H有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
四个写入操作，而不会重新确立的地址输入。
ADV / LD必须驱动为低电平以加载初始
地址，如单写访问部分描述
以上。当ADV / LD驱动为高电平在随后的时钟
上升，芯片使能（ CE
1
，CE
2
和CE
3
）和WE输入是
忽略，并且该数据串计数器递增。正确的
BW
[A ：D ]
输入必须在突发写入的每个循环中被驱动
为了写入数据的正确字节。
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE
1
，CE
2
和CE
3
，必须保持非活动状态
在t的持续时间
ZZREC
之后， ZZ输入返回低电平。
第13 4
[+ ]反馈
