位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第1300页 > CY7C1334H-133AXC > CY7C1334H-133AXC PDF资料 > CY7C1334H-133AXC PDF资料1第1页
CY7C1334H
2兆位（ 64K ×32）流水线SRAM与
NOBL 架构
特点
引脚兼容，功能上等同于ZBT
器件
内部自定时输出缓冲控制，以消除
需要使用参考
字节写能力
64K ×32个通用I / O架构
3.3V核心供电
3.3V / 2.5V的I / O操作
快速时钟到输出时间
- 3.5纳秒（ 166 - MHz器件）
- 4.0纳秒（ 133 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能（ OE ）
在提供的无铅JEDEC标准的100引脚TQFP
包
连拍能力直线或交错突发订单
“ZZ”睡眠模式选项
功能说明
[1]
该CY7C1334H是3.3V / 2.5V ， 64K ×32
同步流水线猝发SRAM的专门设计的
支持真正的无限回至后端的读/写操作
无需等待状态的插入。该CY7C1334H是
配备了先进的无总线延迟 （ NoBL ）逻辑
需要启用连续读/写操作与
数据被传送在每个时钟周期。此功能
极大地提高了SRAM的吞吐量，尤其
在需要频繁写入系统/读取转换。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）信号的资格，
其中，拉高时，暂停运行，延长
先前时钟周期。来自时钟最大接入延迟
上升为3.5纳秒（ 166 - MHz器件）
写操作是由四个字节写选择控制
（ BW
[A ：D ]
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
A
BW
B
BW
C
BW
D
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05678牧师* B
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年2月6日
[+ ]反馈
