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初步
CY7C1062DV33
16兆位（ 512K ×32 ）静态RAM
特点
高速
— t
AA
= 10纳秒
低有功功率
— I
CC
= 150毫安， 10纳秒
CMOS低待机功耗
— I
SB2
= 25毫安
工作3.3 ± 0.3V的电压
2.0V数据保留
自动断电时取消
TTL兼容的输入和输出
易于扩展内存与CE
1
，CE
2
和CE
3
特点
提供无铅119球塑料球栅阵列
（ PBGA ）封装
功能说明
该CY7C1062DV33是一个高性能的CMOS静态
RAM由32位组织为524,288字。
写入设备是通过使所述芯片来实现
（ CE
1,
CE
2
和CE
3
LOW ），并强迫写使能（ WE）
输入低电平。如果字节使能A（B
A
）为低电平，然后从我的数据输入/输出
引脚（ I / O
0
通过I / O
7
） ，被写入到指定的位置
地址引脚（A
0
至A
18
） 。如果字节使能B （B
B
）是
LOW ，然后从I / O引脚上的数据（ I / O
8
通过I / O
15
）写入到
在地址引脚指定的位置（A
0
至A
18
).
同样，B
C
和B
D
与I / O引脚对应的I / O
16
到I / O
23
和I / O
24
到I / O
31
上。
从设备读通过使芯片实现
（ CE
1,
CE
2
和CE
3
LOW ），而迫使输出使能
（ OE ）低和写使能（ WE） HIGH 。如果第一字节
启用（B
A
）为低电平，那么从所述存储器位置的数据
指定的地址引脚将出现在I / O
0
到I / O
7
。如果字节
允许B （B
B
）为低电平，然后从存储器中的数据将出现在
I / O
8
到I / O
15
。同样，B
c
和B
D
对应于第三和
第四字节。见真值表在此数据表的背面
用于读取和写入模式的完整描述。
的输入/输出管脚（ I / O的
0
通过I / O
31
）被放置在一个
高阻抗设备时，取消选择状态（ CE
1,
CE
2
或CE
3
HIGH ）时，输出被禁用（ OE为高电平）时，
字节选择禁用（B
A-D
高） ，或在写入期间
操作（ CE
1,
CE
2
和CE
3
低电平和WE为低电平） 。
该CY7C1062DV33是119球塑料球栅可用
阵列（ PBGA ）封装。
逻辑框图
输入缓冲器
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
行解码器
512K ×32
ARRAY
输出缓冲器
检测放大器
WE
CE
1
CE
2
CE
3
OE
B
A
B
B
B
C
B
D
I / O
0
-I / O
31
COLUMN
解码器
A 10
A 11
A 12
A 13
A 14
A 15
A 16
A 17
A 18
赛普拉斯半导体公司
文件编号： 38-05477牧师* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年9月4日
[+ ]反馈
控制逻辑
