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SN65LVDS315
SLLS881A - 2007年12月 - 修订2008年3月
热特性
参数
典型
P
D
器件的功耗
最大
V
DDX
= 1.95 V，T
A
= –40°C
测试条件
V
DDX
= 1.8 V ，T
A
= 25°C
f
DCLK
= 3.5 MHz的
f
DCLK
= 11 MHz的
f
DCLK
= 26 MHz的
f
DCLK
= 3.5 MHz的
f
DCLK
= 26 MHz的
价值
10.8
17.7
21.2
15.7
26.0
单位
mW
mW
mW
mW
mW
推荐工作条件
(1)
民
VDDIO
VDDD
VDDA
V
DDn中（PP）的
电源电压
F（V
DDn中（PP）的
）= 1赫兹至2 GHz （测试设置见
图15）
FSEL = 0 ，见
图1，图2，图3
f
DCLK
t
H
架F
DCLK
T
A
t
JIT （元） DCLK
t
JIT （ TJ ） DCLK
t
JIT （ CC ） DCLK
ICOUNT
t
HBLANK
t
VBLANK
数据时钟频率
FSEL = 1 ，见
图1，图2，图3
待机模式
DCLK输入占空比
工作自由空气的温度
DCLK RMS周期抖动
DCLK总抖动
(4)
DCLK峰循环周期抖动
有效视频行的数量
(6)
水平消隐时间
垂直消隐时间
(5)
(3)
(2)
喃
1.8
1.8
最大
3.6
1.95
1.95
100
单位
V
1.65
1.65
1.65
电源电压噪声幅度
mV
兆赫
千赫
°C
PS- RMS
s
s
3.5
7
13
26
500
0.35
–40
0.65
85
5
测量DCLK输入
0.05/f
DCLK
0.02/f
DCLK
MODE = V
IH
;算的HS ↓数
一帧中的转换
1
4
8
2046
UI
(1/DCLK)
UI
(1/DCLK)
DCLK ，D [ 0：1] ，VS， HS
V
IH
V
IL
t
DS
t
DH
V
IH
V
IL
高电平输入电压
低电平输入电压
数据之前成立时间
↑↓
DCLK
后数据保持时间
↑↓
DCLK
SEE
图9
SEE
图9
SEE
图10
SEE
图10
0.7×V
DDIO
0
2.0
2.0
V
DDIO
0.3×V
DDIO
V
V
ns
ns
模式， TXEN ， FSEL
高电平输入电压
低电平输入电压
SEE
图9
SEE
图9
0.7×V
DDO
0
3.6
0.3×V
DDO
V
V
(1)
(2)
(3)
(4)
(5)
(6)
未使用的单端输入必须保持高电平或低电平，以防止它们飘浮。
DCLK输入频率低于500 kHz的将强制SN65LVDS315进入待机模式。 500 kHz到3之间的输入频率
兆赫可能激活SN65LVDS315 。超越3MHz的输入频率将激活SN65LVDS315 。
周期抖动是相对于理想的期间超过10万次的随机样本的偏差中的信号的周期时间。
总抖动反映观察到在10的时间周期的最大抖动幅度
12
数据位。它往往是通过添加所有派生
确定性抖动分量（ ps的峰 - 峰值），并且所有的随机分量的矢量和（ ps的均方根值
×
14.069的
10-12误码率）
周期到周期抖动超过1000相邻周期的随机样本的变化在相邻周期之间的信号周期时间
对。
对于一个640×480的VGA分辨率， lcount会480
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产品文件夹链接（ S） ： SN65LVDS315
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