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SN65LVDS302
SLLS733B - 2006年6月 - 修订2007年2月
F / S -PIN设置和连接SN65LVDS302 TO LCD驱动器
注意：
接收器PLL跟踪：
为了最大限度地提高设计余量为互连，好
在TX PLL的接收锁相环跟踪是很重要的。 FlatLink3G还是需要RX PLL有
的带宽比所述TX PLL的带宽更高。该SN65LVDS302 PLL
设计进行了优化，以跟踪SN65LVDS0301 PLL特别好，从而提供
一个非常大的接收器偏移余量。一个FlatLink3G还是标准的链路必须至少提供
±225
PPM接收机的歪斜保证金的互连。
了解功耗， EMI和最大速度之间的权衡选择时，重要的是
在F / S信号。有利的是选择最慢的上升时间，可以最小化EMI和功耗。
不幸的是较慢的上升时间也减少了留在LCD驱动器的定时余量。因此，有必要
计算了定时余量，以选择正确的F / S引脚设置。
输出上升时间取决于输出驱动强度及输出负载。 LCD驱动器的典型电容
负载假设为 10pF的。高容性负载，速度越慢会上升时间。上升时间
SN65LVDS302测量为时间的持续时间时的输出电压从V 20％上升
DD
和80％的
V
DD
时间和下降时间被定义为时间的输出电压可以在80 ％的V转换
DD
下降到20 ％。
内操作的一个模式和一个F / S引脚设置，输出级的上升时间是固定的，并且不
调整到像素频率。由于短位时间在非常快的像素时钟速度和实际的容性负载
显示驱动器，其输出幅度可能达不到V
DD
和GND完全饱和。以确保足够的
信号摆幅和验证设计余量，必须确定成为必要，根据输出振幅
任何情况下到达显示驱动器输入级的逻辑阈值（通常为30％，和V的70％
DD
).
图44
显示最坏情况下的上升时间模拟假设16pF的的VGA显示器LCD驱动器的负载
分辨率。 PCLK是最快的开关输出。随着F / S设置为GND （图
44-a),
在PCLK输出电压
振幅显著降低。输出数据的RGB的电压振幅[ 7：0]时，VS ，HS和DE节目
少振幅衰减，因为这些输出进位的随机数据模式，以及切换等于或小于一半
的PCLK频率。这是必要的，以确定LVDS302输出和LCD之间的时序余量
驱动器的输入。
应用： VGA （ 2声道模式） ; F / S设置为
VDD ;
显示驱动器的负载 16 pF的
2.0V
1.8V
1.6V
1.4V
1.2V
视频点播
视频点播
RX上升/下降时间
应用： VGA （ 2声道模式） ; F / S设置为
GND ;
显示驱动器的负载 16 pF的
2.0V
1.8V
1.6V
1.4V
1.2V
RX上升/下降时间
1.0V
0.8V
0.6V
0.4V
0.2V
0.0V
100ns
(
1.0V
0.8V
0.6V
0.4V
0.2V
0.0V
100ns
的数据信号具有较低的最大开关
频率，并因此带动较大振幅
比时钟信号
150ns
200ns
250ns
300ns
350ns
400ns
450ns
500ns
550ns
600ns
150ns
200ns
250ns
300ns
350ns
400ns
450ns
500ns
550ns
600ns
CLK 22兆赫， F / S = 1， CL = 16 pF的
数据22 Mbps的， F / S = 1， CL = 16 pF的
CLK 22 MHz时， F / S = 0 ， CL = 16 pF的
数据22 Mbps时， F / S = 0 ， CL = 16 pF的
(a)
(b)
图44.输出幅度为输出频率切换功能，
容性负载和F / S设定
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