SN65LVDS302
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SLLS733B - 2006年6月 - 修订2007年2月
可编程27位串行到并行接收
特点
串行接口技术
兼容FlatLink 3G如
SN65LVDS301
支持视频接口多达24位RGB
数据和第3控制位接收用1 ， 2或
3 SubLVDS差分线
SubLVDS差分电压电平
高达1.755 Gbps的数据吞吐量
三种操作模式以节省电力
- 主动模式的QVGA - 17毫瓦
- 典型关断 - 0.7
W
- 典型待机模式 - 27
W
典型
总线交换功能的PCB布局灵活性
ESD额定值> 4千伏（ HBM ）
4兆赫， 65兆赫的像素时钟范围
故障安全上的所有CMOS输入
包装5 x 5毫米微星少年
μBGA
用0.5mm的球距
非常低的EMI符合SAE J1752 / 3 ' Kh'规格
该串行数据和时钟通过分被接收
低电压差分信号（ SubLVDS ）线。
该SN65LVDS302支持三种操作电源
模式（关机，待机和活动） ，以节省
力。
当接收时，PLL锁定到输入时钟
CLK和产生一个内部的高速时钟在
所述数据线的线速度。的数据是串行地
加载到使用内部的移位寄存器
高速时钟。反序列化的数据呈现
用的一个娱乐并行输出总线上
从内部像素时钟PCLK产生
高速时钟。如果没有输入CLK信号存在，
输出总线保持静态与PCLK和DE
保持为低电平，而其他所有的并行输出拉
高。
并行（ CMOS ）输出总线提供了一个总线交换
功能。交换控制引脚控制输出
输出像素数据的销以便为R [7：0 ] 。
G [ 7：0 ]，B [ 7：0]时，VS ，HS， DE或B [0：7 ] ，G [0：7 ]中，R [0： 7]
VS ， HS， DE 。这给出了一个PCB设计灵活性
到更好的总线匹配到LCD驱动器的引脚配置，或
把接收机设备上的顶侧或底
在PCB的一侧。在F / S控制输入选择
一个缓慢的CMOS总线输出之间的上升时间最好
EMI和功耗和高速的CMOS
产量增加的速度或更高的负载设计。
应用
小型低排放之间的接口
图形控制器和LCD显示器
移动电话&智能手机
便携式多媒体播放器
描述
该
SN65LVDS302
接收器
反序列化
FlatLink 3G合串行输入数据到27
并行数据输出。该SN65LVDS302接收机
包含一个移位寄存器从加载30位的1 ， 2或
3串行输入锁存24个像素位和3
出到并行CMOS输出后控制位
检查奇偶校验位。如果奇偶校验证实
校验正确，海峡奇偶校验错误（ CPE ）输出
仍然很低。如果检测到一个奇偶错误时，在CPE
输出端产生一个高脉冲，而数据输出
总线无视新接收的像素。相反，该
最后一个数据字被保持在输出总线上的另一个
时钟周期。
FlatLink
3G
液晶显示
司机
LVDS302
CLK
数据
LVDS301
1
4
7
2
5
8
0
3
6
9
#
*
应用
处理器
同
RGB
视频
接口
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
FlatLink是德州仪器的商标。
μBGA
是Tessera公司，Inc。的注册商标。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
2006-2007 ，德州仪器
SN65LVDS302
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这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉
储存或搬运过程中，以防止对静电损坏MOS大门。
描述（续）
两条链路选线LS0和LS1选择1 ，2或3串行连接是否被使用。该RXEN输入可用于
把SN65LVDS302在关断模式。该SN65LVDS302进入激活待机模式，如果
CLK输入的共模电压变为移位到VDDLVDS （例如，发送器释放在CLK
输出为高阻态） 。这最大限度地减少功耗，而不切换外部的需求
控制引脚。该SN65LVDS302的特点是工作在-40 ° C的环境空气温度为85°C 。
所有CMOS和SubLVDS信号2 -V宽容与VDD = 0V。此功能允许信号通电V前
CC
是稳定的。
功能框图
R
BBDC
V
DDLVDS
D0+
50
IPCLK
SubLVDS
50
CPE
SWAP
F / S
1
奇偶
查
和
D0-
串行 - 并行转换
R
BBDC
V
DDLVDS
8
8
8
R[0:7]
50
27位并行
注册
D1+
SubLVDS
50
0
0
G[0:7]
B[0:7]
R
BBDC
V
DDLVDS
1
D2+
50
50
输出缓冲器
D1-
HS
VS
SubLVDS
D2-
V
DDLVDS
RGB=1
HS=VS=1
DE=0
待机或
掉电
X10 ， X15 ， X30或
DE
R
BBDC
CLK +
50
SubLVDS
50
PLL
倍增器
x1
CLK-
IPCLK
0
PCLK
1
待机
V
thstby
CPOL
RXEN
LS0
LS1
故障
抑制
控制
2
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引脚排列 - 顶视图
引脚 - 顶视图
1
2
3
4
5
6
7
8
9
A
GND
R 6 / B
1
R 4 / B
3
R 2 / B
5
R 0 / B
7
G 6/G
1
G 4/G
3
G 2/G
5
GND
B
R 7 / B
0
R 5 / B
2
R 3 / B
4
中R 1 /乙
6
G 7/G
0
G 5/G
2
G 3/G
4
G 1/G
6
G 0/G
7
C
LS 0
VDD
VDD
GND
VDD
GND
B 7 / R
0
B 6 / R
1
D
D 2+
LS 1
GND
GND
GND
GND
VDD
B 5
/R 2
B 4
/R 3
E
D 2-
GND PLLD
GND
GND
GND
GND
VDD
B 3 / R
4
B 2 / R
5
F
D 1+
V DDPLLD
GND
GND
GND
GND
VDD
乙1 / R
6
B 0 / R
7
G
D 1-
GND LVDS
GND
GND
GND
GND
VDD
F / S
PCLK
H
CPOL
V DDLVDS V DDPLLA GND PLLA V DDLVDS GND LVDS
GND
VS
HS
J
GND LVDS SWAP
CLK +
CLK -
D 0+
D 0-
RXEN
DE
CPE
RGB输出引脚分配基于SWAP引脚设置：
SWAP
= 0
/ SWAP
=1
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引脚 - 顶视图（续）
SWAP管脚功能
交换引脚允许PCB设计扭转RGB总线，最大限度地减少潜在的信号交叉因
信号路由。这两个图的下方显示的基础上的交换针设置RGB信号引脚分配。
1
2
3
4
5
6
7
8
9
1
2
3
4
5
6
7
8
9
A
R6
B
R7
C
B7
D
B5
E
B4
B6
R5
R3
R1
G7
G5
G3
G1
G0
R4
R2
R0
G6
G4
G2
A
B1
B
B0
C
R0
D
R2
E
B3
B2
F
B1
B0
G
PCLK
PCLK
H
VS
HS
J
DE
DE
VS
HS
R3
R1
B2
B4
B6
G0
G2
G4
G6
G7
B3
B5
B7
G1
G3
G5
F
SN65LVDS302
顶视图
SN65LVDS302
顶视图
R4
R5
R6
R7
G
H
J
图1.引脚布局与SWAP PIN = GND
图2.引脚布局与SWAP PIN = VDD
4
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引脚 - 顶视图（续）
表1.引脚说明
针
A1
A2
A3
A4
A5
A6
A7
A8
A9
B1
B2
B3
B4
B5
B6
B7
B8
B9
SWAP
–
L
H
L
H
L
H
L
H
L
H
L
H
L
H
–
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
信号
GND
R6
B1
R4
B3
R2
B5
R0
B7
G6
G1
G4
G3
G2
G5
GND
R7
B0
R5
B2
R3
B4
R1
B6
G7
G0
G5
G2
G3
G4
G1
G6
G0
G7
针
C1
C2
C3
C4
C5
C6
C7
C8
C9
D1
D2
D3
D4
D5
D6
D7
D8
D9
E1
E2
E3
E4
E5
E6
E7
E8
E9
–
–
–
–
L
H
L
H
–
–
–
–
–
–
–
L
H
L
H
–
–
–
–
–
–
–
L
H
L
H
SWAP 。
–
–
信号
LS0
V
DD
无人居住
V
DD
GND
V
DD
GND
B7
R0
B6
R1
D2+
LS1
GND
GND
GND
GND
V
DD
B5
R2
B4
R3
D2–
GND
PLLD
GND
GND
GND
GND
V
DD
B3
R4
B2
R5
针
F1
F2
F3
F4
F5
F6
F7
F8
F9
G1
G2
G3
G4
G5
G6
G7
G8
G9
H1
H2
H3
H4
H5
H6
H7
H8
H9
J1
J2
J3
J4
J5
J6
J7
J8
J9
SWAP
–
–
–
–
–
–
–
L
H
L
H
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
信号
D1+
V
DDPLLD
GND
GND
GND
GND
V
DD
B1
R6
B0
R7
D1–
GND
LVDS
GND
GND
GND
GND
V
DD
F / S
PCLK
CPOL
V
DDLVDS
V
DDPLLA
GND
PLLA
V
DDLVDS
GND
LVDS
GND
VS
HS
GND
LVDS
SWAP
CLK +
CLK “
D0+
D0–
RXEN
DE
CPE
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可编程27位串行到并行接收
特点
串行接口技术
兼容FlatLink 3G如
SN65LVDS301
支持视频接口多达24位RGB
数据和第3控制位接收用1 ， 2或
3 SubLVDS差分线
SubLVDS差分电压电平
高达1.755 Gbps的数据吞吐量
三种操作模式以节省电力
- 主动模式的QVGA - 17毫瓦
- 典型关断 - 0.7
W
- 典型待机模式 - 27
W
典型
总线交换功能的PCB布局灵活性
ESD额定值> 4千伏（ HBM ）
4兆赫， 65兆赫的像素时钟范围
故障安全上的所有CMOS输入
包装5 x 5毫米微星少年
μBGA
用0.5mm的球距
非常低的EMI符合SAE J1752 / 3 ' Kh'规格
该串行数据和时钟通过分被接收
低电压差分信号（ SubLVDS ）线。
该SN65LVDS302支持三种操作电源
模式（关机，待机和活动） ，以节省
力。
当接收时，PLL锁定到输入时钟
CLK和产生一个内部的高速时钟在
所述数据线的线速度。的数据是串行地
加载到使用内部的移位寄存器
高速时钟。反序列化的数据呈现
用的一个娱乐并行输出总线上
从内部像素时钟PCLK产生
高速时钟。如果没有输入CLK信号存在，
输出总线保持静态与PCLK和DE
保持为低电平，而其他所有的并行输出拉
高。
并行（ CMOS ）输出总线提供了一个总线交换
功能。交换控制引脚控制输出
输出像素数据的销以便为R [7：0 ] 。
G [ 7：0 ]，B [ 7：0]时，VS ，HS， DE或B [0：7 ] ，G [0：7 ]中，R [0： 7]
VS ， HS， DE 。这给出了一个PCB设计灵活性
到更好的总线匹配到LCD驱动器的引脚配置，或
把接收机设备上的顶侧或底
在PCB的一侧。在F / S控制输入选择
一个缓慢的CMOS总线输出之间的上升时间最好
EMI和功耗和高速的CMOS
产量增加的速度或更高的负载设计。
应用
小型低排放之间的接口
图形控制器和LCD显示器
移动电话&智能手机
便携式多媒体播放器
描述
该
SN65LVDS302
接收器
反序列化
FlatLink 3G合串行输入数据到27
并行数据输出。该SN65LVDS302接收机
包含一个移位寄存器从加载30位的1 ， 2或
3串行输入锁存24个像素位和3
出到并行CMOS输出后控制位
检查奇偶校验位。如果奇偶校验证实
校验正确，海峡奇偶校验错误（ CPE ）输出
仍然很低。如果检测到一个奇偶错误时，在CPE
输出端产生一个高脉冲，而数据输出
总线无视新接收的像素。相反，该
最后一个数据字被保持在输出总线上的另一个
时钟周期。
FlatLink
3G
液晶显示
司机
LVDS302
CLK
数据
LVDS301
1
4
7
2
5
8
0
3
6
9
#
*
应用
处理器
同
RGB
视频
接口
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
FlatLink是德州仪器的商标。
μBGA
是Tessera公司，Inc。的注册商标。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
版权所有 2006年，德州仪器
SN65LVDS302
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这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉
储存或搬运过程中，以防止对静电损坏MOS大门。
描述（续）
两条链路选线LS0和LS1选择1 ，2或3串行连接是否被使用。该RXEN输入可用于
把SN65LVDS302在关断模式。该SN65LVDS302进入激活待机模式，如果
CLK输入的共模电压变为移位到VDDLVDS （例如，发送器释放的CLK输出
进入高阻态） 。这最大限度地减少功耗，而不切换外部控制引脚的需要。
该SN65LVDS302的特点是工作在-40 ° C的环境空气温度为85°C 。所有CMOS
和SubLVDS信号2 -V宽容与VDD = 0V。此功能允许信号通电V前
CC
is
稳定。
功能框图
R
BBDC
V
DDLVDS
D0+
50
IPCLK
SubLVDS
50
CPE
SWAP
奇偶
查
和
1
F / S
D0-
串行 - 并行转换
R
BBDC
V
DDLVDS
8
8
8
R[0:7]
50
27位并行
注册
D1+
SubLVDS
50
0
0
G[0:7]
B[0:7]
R
BBDC
V
DDLVDS
1
D2+
50
50
输出缓冲器
D1-
HS
VS
SubLVDS
D2-
V
DDLVDS
RGB=1
HS=VS=1
DE=0
待机或
掉电
X10 ， X15 ， X30或
DE
R
BBDC
CLK +
50
SubLVDS
50
PLL
倍增器
x1
CLK-
IPCLK
0
PCLK
1
待机
V
thstby
CPOL
RXEN
LS0
LS1
故障
抑制
控制
2
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引脚排列 - 顶视图
引脚 - 顶视图
1
2
3
4
5
6
7
8
9
A
GND
R 6 / B
1
R 4 / B
3
R 2 / B
5
R 0 / B
7
G 6/G
1
G 4/G
3
G 2/G
5
GND
B
R 7 / B
0
R 5 / B
2
R 3 / B
4
中R 1 /乙
6
G 7/G
0
G 5/G
2
G 3/G
4
G 1/G
6
G 0/G
7
C
LS 0
VDD
VDD
GND
VDD
GND
B 7 / R
0
B 6 / R
1
D
D 2+
LS 1
GND
GND
GND
GND
VDD
B 5
/R 2
B 4
/R 3
E
D 2-
GND PLLD
GND
GND
GND
GND
VDD
B 3 / R
4
B 2 / R
5
F
D 1+
V DDPLLD
GND
GND
GND
GND
VDD
乙1 / R
6
B 0 / R
7
G
D 1-
GND LVDS
GND
GND
GND
GND
VDD
F / S
PCLK
H
CPOL
V DDLVDS V DDPLLA GND PLLA V DDLVDS GND LVDS
GND
VS
HS
J
GND LVDS SWAP
CLK +
CLK -
D 0+
D 0-
RXEN
DE
CPE
RGB输出引脚分配基于SWAP引脚设置：
SWAP
= 0
/ SWAP
=1
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引脚 - 顶视图（续）
SWAP管脚功能
交换引脚允许PCB设计扭转RGB总线，最大限度地减少潜在的信号交叉因
信号路由。这两个图的下方显示的基础上的交换针设置RGB信号引脚分配。
1
2
3
4
5
6
7
8
9
1
2
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4
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9
A
R6
B
R7
C
B7
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B5
E
B4
B6
R5
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R1
G7
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G3
G1
G0
R4
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G6
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C
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G
PCLK
PCLK
H
VS
HS
J
DE
DE
VS
HS
R3
R1
B2
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B6
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G2
G4
G6
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B3
B5
B7
G1
G3
G5
F
SN65LVDS302
顶视图
SN65LVDS302
顶视图
R4
R5
R6
R7
G
H
J
图1.引脚布局与SWAP PIN = GND
图2.引脚布局与SWAP PIN = VDD
4
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引脚 - 顶视图（续）
表1.引脚说明
针
A1
A2
A3
A4
A5
A6
A7
A8
A9
B1
B2
B3
B4
B5
B6
B7
B8
B9
SWAP
–
L
H
L
H
L
H
L
H
L
H
L
H
L
H
–
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
信号
GND
R6
B1
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B3
R2
B5
R0
B7
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G1
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G2
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GND
R7
B0
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B2
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G0
G5
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G6
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G7
针
C1
C2
C3
C4
C5
C6
C7
C8
C9
D1
D2
D3
D4
D5
D6
D7
D8
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E1
E2
E3
E4
E5
E6
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–
–
–
–
L
H
L
H
–
–
–
–
–
–
–
L
H
L
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–
–
–
–
–
–
–
L
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SWAP 。
–
–
信号
LS0
V
DD
无人居住
V
DD
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V
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GND
GND
V
DD
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H1
H2
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–
–
–
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–
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–
–
–
–
–
–
信号
D1+
V
DDPLLD
GND
GND
GND
GND
V
DD
B1
R6
B0
R7
D1–
GND
LVDS
GND
GND
GND
GND
V
DD
F / S
PCLK
CPOL
V
DDLVDS
V
DDPLLA
GND
PLLA
V
DDLVDS
GND
LVDS
GND
VS
HS
GND
LVDS
SWAP
CLK +
CLK “
D0+
D0–
RXEN
DE
CPE
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