SN65LVDS301
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SLLS681C - 2006年2月 - 修订2006年8月
12.0%
11.0%
9.0
4兆赫： 8 MHz的：
8.5%
8.5%
20兆赫：
8.3%
8.5
PLL BW [％ PCLK频率]
10.0%
9.0%
8.0%
9%
8.5%
RX PLL BW
PLL带宽 - ％
8.0
规格限制
1ChM
规格
极限
2ChM
30兆赫：
7.6%
规格限制3ChM
7.5
7.5%
7.0%
6.0%
5.0%
4.0%
0
100
200
300
400
500
600
700
PLL频率 - 兆赫
7%
TX PLL BW
15兆赫：
7.6%
7.0
65兆赫：
7.0%
6.5
6.0
0
10
20
30
40
50
60
70
PCLK频率 - 兆赫
图7. LVDS301的PLL带宽（也表示LVDS302 PLL带宽）
时序特性
参数
测试条件
1ChM ： X = 0..29 ，女
PCLK
= 15 MHz的;在TXEN
V
DD
, V
IH
=V
DD
, V
IL
= GND ，R
L
=100
,
TEST
图案中
表10
(3)
1ChM ： X = 0..29 ，
f
PCLK
= 4兆赫至15兆赫
(4)
民
典型值
最大
单位
x
-
330 PS
30
×
f
PCLK
x – 0.1845
30
×
f
PCLK
x
-
330 PS
15
×
f
PCLK
x – 0.1845
15
×
f
PCLK
x
+
330 PS
30
×
f
PCLK
x
+
0.1845
30
×
f
PCLK
t
PPosx
输出脉冲的位置，
串行数据
↑ CLK ;
SEE
(1) (2)
和
图13
2ChM ： X = 0..14 ，女
PCLK
= 30 MHz的
TXEN在V
DD
, V
IH
=V
DD
, V
IL
= GND ，
R
L
=100
,
测试图案中
表11
(3)
2ChM ： X = 0..14 ，
f
PCLK
= 8兆赫至30兆赫
(4)
x
+
330 PS
15
×
f
PCLK
x + 0.1845
15
×
f
PCLK
ps
3ChM ： X = 0..9 ，女
PCLK
= 65 MHz时，
TXEN在V
DD
, V
IH
=V
DD
, V
IL
= GND ，
R
L
=100
,
测试图案中
表12
(3)
3ChM ： X = 0..9 ，
f
PCLK
= 20 MHz至65 MHz的
(4)
x
-
210 PS
10
×
f
PCLK
x
-
0.153
10
×
f
PCLK
x
+
210 PS
10
×
f
PCLK
x
+
0.153
10
×
f
PCLK
(1)
(2)
(3)
(4)
这个数字也包括高频随机和确定性PLL时钟抖动是不可跟踪的SN65LVDS302
接收器PLL ; tPPosx代表所需的发射器来计算抖动预算的总时间的不确定性结合起来时，
与SN65LVDS302接收机;
脉冲位置的最小/最大变化给定为10比特错误率目标
–12
;测量估计随机抖动
贡献乘以随机RMS抖动的因素14总抖动贡献;总抖动的测量是
超过> 10的样品量
–12
样品。
最小和最大限制是基于在工艺，电压和温度范围的器件性能的统计分析。
该参数的功能只考自动测试设备（ ATE ） 。
这些最低和最高限额只是模拟。
14
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