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SN65LVDS301
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SLLS681C - 2006年2月 - 修订2006年8月
可编程的27 -bit显示串行接口发送器
特点
FlatLink 3G的串行接口技术
兼容接收机FlatLink3G还是如
SN65LVDS302
输入支持24位RGB视频模式
接口
24位RGB数据， 3个控制位，1个奇偶校验位
和2保留位被传送在1 ， 2或3个
差分线
SubLVDS差分电压电平
有效的数据吞吐量高达1755 Mbps的
三种操作模式以节省电力
- 主动模式的QVGA 17.4毫瓦（典型值）
- 主动模式VGA 28.8毫瓦（典型值）
关断模式
≈
0.5
A
（典型值）
·待机模式
≈
0.5
A
（典型值）
总线交换的增加PCB布局
灵活性
1.8 V电源电压
ESD额定值> 2千伏（ HBM ）
典型应用：主机控制器来
显示屏模块接口
4兆赫， 65兆赫的像素时钟范围
故障安全上的所有CMOS输入
封装：80引脚5mm
×
5mm
μBGA
非常低的EMI符合SAE J1752 / 3 ' M'规格
FPC
综合布线
通常
互连
该
SN65LVDS301与显示。相比
并行信号，所述LVDS301显著输出
通过以上20分贝减少互连的电磁干扰。
该设备本身的电磁辐射是
非常低，并且符合符合SAE J1752 / 3
' M'规格。 （见
图37）
该SN65LVDS301支持三种电源模式
（关机，待机和活动），以节省电力。
在发送时，在PLL锁定到输入
像素时钟PCLK ，并产生一个内部
高速时钟在数据线的线速度。
该并行数据被锁存的上升沿或下降沿
PCLK的边缘所选择的外部控制
信号CPOL 。序列化的数据呈现在
串行输出端D0，D1， D2与重建的PCLK
从内部高速时钟，输出生成
在CLK输出。如果PCLK停止，器件进入
待机模式以节省电力
并行（ CMOS ）输入总线提供了一个总线交换
功能。交换引脚配置的输入顺序
像素数据是为R [7：0 ] 。 G [ 7：0 ]，B [ 7：0] ，VS
HS ，DE或B [ 0：7] 。 G [ 0：7]中，R [ 0：7] ，VS， HS， DE 。这
给出了PCB设计的灵活性，以更好地配合
总线主控制器的引脚或放
在顶侧或底侧发射机设备
的印刷电路板。
描述
该SN65LVDS301串行转换器27
并行数据输入到1 ，2或3次的低电压
差分信号（ SubLVDS ）串行输出。它
加载移位寄存器24像素位和3个控制
比特从并行CMOS输入接口。在
除了27个数据位，该装置增加了一个奇偶
位和两个保留位转换成30位的数据字。
每个字是由像素锁存到器件
时钟（ PCLK ） 。奇偶校验位（奇校验），允许
接收器，以检测单个位错误。串行移位
寄存器被载在30 ，15，或10倍
取决于数像素时钟数据速率
串行链路使用。像素时钟副本输出
在一个单独的差分输出。
FlatLink
3G
液晶显示
司机
LVDS302
CLK
数据
LVDS301
1
4
7
2
5
8
0
3
6
9
#
*
应用
处理器
同
RGB
视频
接口
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