SN65LVDS301
www.ti.com
SLLS681 - 2006年2月
可编程的27 -bit显示串行接口发送器
特点
FlatLink 3G的串行接口技术
兼容接收机FlatLink3G还是如
SN65LVDS302 （下预览产品）
输入支持24位RGB视频模式
接口
24位RGB数据， 3个控制位，1个奇偶校验位
和2保留位被传送的经1或2或
3差分线
SubLVDS差分电压电平
有效的数据吞吐量可达1755Mbps
三种操作模式以节省电力
- 主动模式的QVGA 17.4毫瓦（典型值）
- 主动模式VGA 28.8毫瓦（典型值）
关断模式
≈
0.5
A
（典型值）
·待机模式
≈
0.5
A
（典型值）
总线交换的增加PCB布局
灵活性
1.8 V电源电压
ESD额定值> 2千伏（ HBM ）
典型应用：主机控制器来
显示屏模块接口
4兆赫， 65兆赫的像素时钟范围
故障安全上的所有CMOS输入
包装： 80引脚5毫米
×
5 mm
μBGA
非常低的EMI符合SAE J1752 / 3 ' M'规格
FPC
综合布线
通常
互连
该
SN65LVDS301与显示。相较于平行
信令，所述LVDS301输出显著降低
互连的电磁干扰20dB以上。该
设备本身的电磁辐射是很
低，满足了符合SAE J1752 / 3 ' M'规格。 （见
图31）
该SN65LVDS301支持三种电源模式
（关机，待机和活动），以节省电力。
在发送时，在PLL锁定到输入
像素时钟PCLK ，并产生一个内部
高速时钟在数据线的线速度。该
并行数据被锁存的上升沿或下降沿
PCLK的所选择的外部控制信号
CPOL 。序列化的数据呈现在串行
输出D0，D1， D2与重建的PCLK生成
从内部高速时钟，输出的CLK
输出。如果PCLK停止，器件进入待机
模式以节省电力
并行（ CMOS ）输入总线提供了一个总线交换
功能。交换引脚配置的输入顺序
像素数据是为R [7：0 ] 。 G [ 7：0 ]，B [ 7：0] ，VS
HS ，DE或B [ 0：7] 。 G [ 0：7]中，R [ 0：7] ，VS， HS， DE 。这
给出了PCB设计的灵活性，以更好地配合
总线主控制器的引脚或放
在顶侧或底侧发射机设备
的印刷电路板。
描述
该SN65LVDS301串行转换器27
并行数据输入到1 ，2或3次的低电压
差分信号（ SubLVDS ）串行输出。它
加载移位寄存器24像素位和3个控制
比特从并行CMOS输入接口。在
除了27个数据位，该装置增加了一个奇偶
位和两个保留位转换成30位的数据字。
每个字是由像素锁存到器件
时钟（ PCLK ） 。奇偶校验位（奇校验），允许
接收器，以检测单个位错误。串行移位
寄存器被载在30 ，15，或10倍
取决于数像素时钟数据速率
串行链路使用。像素时钟副本输出
在一个单独的差分输出。
FlatLink
3G
液晶显示
司机
LVDS302
CLK
数据
LVDS301
1
4
7
2
5
8
0
3
6
9
#
*
应用
处理器
同
RGB
视频
接口
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
FlatLink是德州仪器的商标。
μBGA
是Tessera公司，公司的注册商标..
产品预览资料涉及产品的
发展形成或设计阶段。特征数据和
其他规格的设计目标。德州仪器储备
有权改变或者恕不另行通知停止这些产品。
版权所有 2006年，德州仪器
产品预览
SN65LVDS301
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SLLS681 - 2006年2月
这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉
储存或搬运过程中，以防止对静电损坏MOS大门。
描述（续）
两条链路选线LS0和LS1控制1 ， 2或3串行连接是否被使用。 TXEN位置输入可以用来
把SN65LVDS301处于关机状态。该SN65LVDS301进入激活待机模式下，如果输入
时钟PCLK停止。这最大限度地减少功率消耗，而不需要用于控制外部引脚。该
SN65LVDS301的特点是工作在-40 ° C的环境空气温度为85°C 。所有CMOS输入
提供故障安全保护输入不受损坏电期间，避免电流流入设备的投入
在上电期间。高达2.165 V的输入电压可被施加到所有的CMOS输入，而VDD为0V之间
和1.65V 。
功能框图
奇偶
CALC
D0+
SWAP
Bit29
SubLVDS
3×10 ， 2×15 ，或1x30位并行到串行转换
D0
产品预览
2
1
Bit28=0
Bit27=0
D1+
SubLVDS
0
R[0:7]
8
[0..26]
D1
G[0:7]
B[0:7]
8
D2+
SubLVDS
8
D2
HS
VS
DE
PCLK
0
CLK +
SubLVDS
CLK “
IPCLK
X10 ， X15 ， X30或
1
CPOL
x1
PLL
倍增器
LS0
LS1
TXEN
故障
压抑
控制/
待机显示器
提交文档反馈
SN65LVDS301
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SLLS681 - 2006年2月
引脚 - 顶视图
SWAP管脚功能
交换引脚允许PCB设计扭转RGB总线，从而尽量减少潜在的信号交叉因
信号路由。这两个图的下方显示基于SWAP引脚设置RGB信号引脚分配。
1
2
3
4
5
6
7
8
9
1
2
3
4
5
6
7
8
9
A
G2
B
G0
C
B6
D
B4
E
B3
F
B1
G
PCLK
H
HS
J
DE
SWAP
VS
B0
B2
B5
B7
G1
G3
G5
G7
R1
R3
R5
R7
G4
G6
R0
R2
R4
R6
A
G5
B
G7
C
R1
R0
G6
G4
G2
G0
B6
B4
B2
B0
G3
G1
B7
B5
B3
B1
SN65LVDS301
顶视图
D
R3
E
R4
F
R6
G
PCLK
H
HS
J
DE
VS
R7
R5
R2
SN65LVDS301
顶视图
SWAP
SWAP=1
SWAP=0
1.8V
图1. SWAP PIN = 0
图2. SWAP PIN = 1
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3
产品预览
SN65LVDS301
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SLLS681 - 2006年2月
终端功能
名字
D0+, D0–
D1+, D1–
SubLVDS出
D2+, D2–
CLK + ， CLK-
R0–R7
G0–G7
B0–B7
HS
VS
DE
PCLK
LS0 ， LS1
CMOS IN
I / O
描述
SubLVDS数据链接（活性在正常操作期间）
SubLVDS数据链路（在正常操作期间主动当LS0 =高， LS1 =低，或
LS0 =低， LS1 =高;高阻抗，如果LS0 = LS1 =低）
SubLVDS数据链路（在正常操作期间主动当LS0 =低， LS1 =高，
高阻抗时LS1 =低）
SubLVDS输出时钟;时钟极性是固定的
红色的像素数据（ 8）;引脚分配取决于SWAP引脚设置
绿色像素数据（ 8 ）引脚分配取决于SWAP引脚设置
蓝色的像素数据（ 8）;引脚分配取决于SWAP引脚设置
水平同步
垂直同步
数据启用
输入像素时钟;上升或下降时钟极性通过控制输入CPOL
链路选择（确定主动SubLVDS数据链接和PLL范围）查看
表2
禁用CMOS驱动器并关闭PLL ，将器件置于关断模式
1 =发送启用
0 =禁用发送器
（ SHUTDOWN ）
TXEN
注： TXEN输入采用干扰抑制的逻辑，以避免设备故障
在短期的输入尖峰。有必要拉TXEN高超过10
s
启用
发射机。有必要拉TXEN输入低电平的时间超过10
s
禁用
发射机。上电时，发射器被启用，如果立即TXEN = 1
如果禁用TXEN = 0
输入时钟极性选择
CPOL
CMOS IN
0 - 上升沿时钟
1 - 下降沿时钟
总线交换交换的总线引脚允许器件放置在顶部或PCB板的底部。看
引脚排列绘制的引脚分配。
0 - 从B0 ... R7数据输入
输入数据从R7 ... B0 - 1
电源电压
供应地
SubLVDS I / O电源电压
电源
(1)
SubLVDS地
PLL模拟电源电压
PLL模拟地
PLL数字电源电压
PLL数字GND
SWAP
CMOS IN
V
DD
GND
V
DDLVDS
GND
LVDS
V
DDPLLA
GND
PLLA
V
DDPLLD
GND
PLLD
(1)
用于多层印刷电路板，它是建议保留一个公共GND层的器件下方，并连接所有接地端子
直接到这架飞机。
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5
产品预览
SN65LVDS301
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SLLS681C - 2006年2月 - 修订2006年8月
可编程的27 -bit显示串行接口发送器
特点
FlatLink 3G的串行接口技术
兼容接收机FlatLink3G还是如
SN65LVDS302
输入支持24位RGB视频模式
接口
24位RGB数据， 3个控制位，1个奇偶校验位
和2保留位被传送在1 ， 2或3个
差分线
SubLVDS差分电压电平
有效的数据吞吐量高达1755 Mbps的
三种操作模式以节省电力
- 主动模式的QVGA 17.4毫瓦（典型值）
- 主动模式VGA 28.8毫瓦（典型值）
关断模式
≈
0.5
A
（典型值）
·待机模式
≈
0.5
A
（典型值）
总线交换的增加PCB布局
灵活性
1.8 V电源电压
ESD额定值> 2千伏（ HBM ）
典型应用：主机控制器来
显示屏模块接口
4兆赫， 65兆赫的像素时钟范围
故障安全上的所有CMOS输入
封装：80引脚5mm
×
5mm
μBGA
非常低的EMI符合SAE J1752 / 3 ' M'规格
FPC
综合布线
通常
互连
该
SN65LVDS301与显示。相比
并行信号，所述LVDS301显著输出
通过以上20分贝减少互连的电磁干扰。
该设备本身的电磁辐射是
非常低，并且符合符合SAE J1752 / 3
' M'规格。 （见
图37）
该SN65LVDS301支持三种电源模式
（关机，待机和活动），以节省电力。
在发送时，在PLL锁定到输入
像素时钟PCLK ，并产生一个内部
高速时钟在数据线的线速度。
该并行数据被锁存的上升沿或下降沿
PCLK的边缘所选择的外部控制
信号CPOL 。序列化的数据呈现在
串行输出端D0，D1， D2与重建的PCLK
从内部高速时钟，输出生成
在CLK输出。如果PCLK停止，器件进入
待机模式以节省电力
并行（ CMOS ）输入总线提供了一个总线交换
功能。交换引脚配置的输入顺序
像素数据是为R [7：0 ] 。 G [ 7：0 ]，B [ 7：0] ，VS
HS ，DE或B [ 0：7] 。 G [ 0：7]中，R [ 0：7] ，VS， HS， DE 。这
给出了PCB设计的灵活性，以更好地配合
总线主控制器的引脚或放
在顶侧或底侧发射机设备
的印刷电路板。
描述
该SN65LVDS301串行转换器27
并行数据输入到1 ，2或3次的低电压
差分信号（ SubLVDS ）串行输出。它
加载移位寄存器24像素位和3个控制
比特从并行CMOS输入接口。在
除了27个数据位，该装置增加了一个奇偶
位和两个保留位转换成30位的数据字。
每个字是由像素锁存到器件
时钟（ PCLK ） 。奇偶校验位（奇校验），允许
接收器，以检测单个位错误。串行移位
寄存器被载在30 ，15，或10倍
取决于数像素时钟数据速率
串行链路使用。像素时钟副本输出
在一个单独的差分输出。
FlatLink
3G
液晶显示
司机
LVDS302
CLK
数据
LVDS301
1
4
7
2
5
8
0
3
6
9
#
*
应用
处理器
同
RGB
视频
接口
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
FlatLink是德州仪器的商标。
μBGA
是Tessera公司，公司的注册商标..
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
版权所有 2006年，德州仪器
SN65LVDS301
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SLLS681C - 2006年2月 - 修订2006年8月
这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉
储存或搬运过程中，以防止对静电损坏MOS大门。
描述（续）
两条链路选线LS0和LS1控制1 ， 2或3串行连接是否被使用。 TXEN位置输入可以用来
把SN65LVDS301处于关机状态。该SN65LVDS301进入激活待机模式下，如果输入
时钟PCLK停止。这最大限度地减少功率消耗，而不需要用于控制外部引脚。该
SN65LVDS301的特点是工作在-40 ° C的环境空气温度为85°C 。所有CMOS输入
提供故障保护功能，在上电期间保护他们免受伤害，避免电流流入设备
上电时输入。高达2.165 V的输入电压可被施加到所有的CMOS输入而V
DD
is
之间0V和1.65V 。
功能框图
奇偶
CALC
D0+
3×10 ， 2×15 ，或1x30位并行到串行转换
SWAP
Bit29
1
Bit28=0
Bit27=0
0
R[0:7]
8
[0..26]
SubLVDS
D0
D1+
SubLVDS
D1
G[0:7]
B[0:7]
8
D2+
SubLVDS
8
D2
HS
VS
DE
PCLK
0
CLK +
SubLVDS
CLK “
IPCLK
X10 ， X15 ， X30或
1
CPOL
x1
PLL
倍增器
LS0
LS1
TXEN
故障
压抑
控制/
待机显示器
2
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SN65LVDS301
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引脚 - 顶视图
SWAP管脚功能
交换引脚允许PCB设计扭转RGB总线，以尽量减少潜在的信号分频器
PCB布线。这两个图的下方显示的基础上的交换针设置RGB信号引脚分配。
1
2
3
4
5
6
7
8
9
1
2
3
4
5
6
7
8
9
A
G2
B
G0
C
B6
D
B4
E
B3
F
B1
G
PCLK
H
HS
J
DE
SWAP
VS
B0
B2
B5
B7
G1
G3
G5
G7
R1
R3
R5
R7
G4
G6
R0
R2
R4
R6
A
G5
B
G7
C
R1
R0
G6
G4
G2
G0
B6
B4
B2
B0
G3
G1
B7
B5
B3
B1
SN65LVDS301
顶视图
D
R3
E
R4
F
R6
G
PCLK
H
HS
J
DE
VS
R7
R5
R2
SN65LVDS301
顶视图
SWAP
SWAP=1
SWAP=0
1.8V
图1. SWAP PIN = 0
图2. SWAP PIN = 1
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3
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表1.数字PIN LIST
针
A1
A2
A3
A4
A5
A6
A7
A8
A9
B1
B2
B3
B4
B5
B6
B7
B8
B9
SWAP
—
0
1
0
1
0
1
0
1
0
1
0
1
0
1
—
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
信号
GND
G2
G5
G4
G3
G6
G1
R0
B7
R2
B5
R4
B3
R6
B1
GND
G0
G7
G1
G6
G3
G4
G5
G2
G7
G0
R1
B6
R3
B4
R5
B2
R7
B0
针
C1
C2
C3
C4
C5
C6
C7
C8
C9
D1
D2
D3
D4
D5
D6
D7
D8
D9
E1
E2
E3
E4
E5
E6
E7
E8
E9
SWAP 。
0
1
0
1
—
—
—
—
—
—
0
1
0
1
—
—
—
—
—
—
—
0
1
—
—
—
—
—
—
—
—
信号
B6
R1
B7
R0
VDD
GND
VDD
VDD
GND
LS0
B4
R3
B5
R2
VDD
GND
GND
GND
GND
LS1
D2+
B3
R4
GND
VDD
GND
GND
GND
GND
GND
PLLD
D2–
针
F1
F2
F3
F4
F5
F6
F7
F8
F9
G1
G2
G3
G4
G5
G6
G7
G8
G9
H1
H2
H3
H4
H5
H6
H7
H8
H9
J1
J2
J3
J4
J5
J6
J7
J8
J9
SWAP
0
1
0
1
—
—
—
—
—
—
—
—
0
1
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
信号
B1
R6
B2
R5
VDD
GND
GND
GND
GND
V
DDPLLD
D1+
PCLK
B0
R7
V
DD
GND
GND
GND
GND
GND
LVDS
D1–
HS
VS
GND
GND
LVDS
V
DDLVDS
GND
PLLA
V
DDPLLA
V
DDLVDS
CPOL
GND
DE
TXEN
D0–
D0+
CLK “
CLK +
SWAP
GND
LVDS
无人居住
4
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终端功能
名字
D0+, D0–
D1+, D1–
SubLVDS出
D2+, D2–
CLK + ， CLK-
R0–R7
G0–G7
B0–B7
HS
VS
DE
PCLK
LS0 ， LS1
CMOS IN
I / O
描述
SubLVDS数据链接（活性在正常操作期间）
SubLVDS数据链路（在正常操作期间主动当LS0 =高， LS1 =低，或
LS0 =低， LS1 =高;高阻抗，如果LS0 = LS1 =低）
SubLVDS数据链路（在正常操作期间主动当LS0 =低， LS1 =高，
高阻抗时LS1 =低）
SubLVDS输出时钟;时钟极性是固定的
红色的像素数据（ 8）;引脚分配取决于SWAP引脚设置
绿色像素数据（ 8 ）引脚分配取决于SWAP引脚设置
蓝色的像素数据（ 8）;引脚分配取决于SWAP引脚设置
水平同步
垂直同步
数据启用
输入像素时钟;上升或下降时钟极性通过控制输入CPOL
链路选择（确定主动SubLVDS数据链接和PLL范围）查看
表2
禁用CMOS驱动器并关闭PLL ，将器件置于关断模式
1 =发送启用
0 =禁用发送器
（ SHUTDOWN ）
TXEN
注： TXEN输入采用干扰抑制的逻辑，以避免设备故障
在短期的输入尖峰。有必要拉TXEN高超过10
s
启用
发射机。有必要拉TXEN输入低电平的时间超过10
s
to
禁用发射机。上电时，发送器使能立即如果TXEN = 1
和残疾人，如果TXEN = 0
输入时钟极性选择
CPOL
CMOS IN
0 - 上升沿时钟
1 - 下降沿时钟
总线交换交换的总线引脚允许器件放置在顶部或PCB板的底部。看
引脚排列绘制的引脚分配。
0 - 从B0 ... R7数据输入
输入数据从R7 ... B0 - 1
电源电压
供应地
SubLVDS I / O电源电压
电源
(1)
SubLVDS地
PLL模拟电源电压
PLL模拟地
PLL数字电源电压
PLL数字GND
SWAP
CMOS IN
V
DD
GND
V
DDLVDS
GND
LVDS
V
DDPLLA
GND
PLLA
V
DDPLLD
GND
PLLD
(1)
用于多层印刷电路板，它是建议保留一个公共GND层的器件下方，并连接所有接地端子
直接到这架飞机。
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5
SN65LVDS301
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SLLS681 - 2006年2月
可编程的27 -bit显示串行接口发送器
特点
FlatLink 3G的串行接口技术
兼容接收机FlatLink3G还是如
SN65LVDS302 （下预览产品）
输入支持24位RGB视频模式
接口
24位RGB数据， 3个控制位，1个奇偶校验位
和2保留位被传送的经1或2或
3差分线
SubLVDS差分电压电平
有效的数据吞吐量可达1755Mbps
三种操作模式以节省电力
- 主动模式的QVGA 17.4毫瓦（典型值）
- 主动模式VGA 28.8毫瓦（典型值）
关断模式
≈
0.5
A
（典型值）
·待机模式
≈
0.5
A
（典型值）
总线交换的增加PCB布局
灵活性
1.8 V电源电压
ESD额定值> 2千伏（ HBM ）
典型应用：主机控制器来
显示屏模块接口
4兆赫， 65兆赫的像素时钟范围
故障安全上的所有CMOS输入
包装： 80引脚5毫米
×
5 mm
μBGA
非常低的EMI符合SAE J1752 / 3 ' M'规格
FPC
综合布线
通常
互连
该
SN65LVDS301与显示。相较于平行
信令，所述LVDS301输出显著降低
互连的电磁干扰20dB以上。该
设备本身的电磁辐射是很
低，满足了符合SAE J1752 / 3 ' M'规格。 （见
图31）
该SN65LVDS301支持三种电源模式
（关机，待机和活动），以节省电力。
在发送时，在PLL锁定到输入
像素时钟PCLK ，并产生一个内部
高速时钟在数据线的线速度。该
并行数据被锁存的上升沿或下降沿
PCLK的所选择的外部控制信号
CPOL 。序列化的数据呈现在串行
输出D0，D1， D2与重建的PCLK生成
从内部高速时钟，输出的CLK
输出。如果PCLK停止，器件进入待机
模式以节省电力
并行（ CMOS ）输入总线提供了一个总线交换
功能。交换引脚配置的输入顺序
像素数据是为R [7：0 ] 。 G [ 7：0 ]，B [ 7：0] ，VS
HS ，DE或B [ 0：7] 。 G [ 0：7]中，R [ 0：7] ，VS， HS， DE 。这
给出了PCB设计的灵活性，以更好地配合
总线主控制器的引脚或放
在顶侧或底侧发射机设备
的印刷电路板。
描述
该SN65LVDS301串行转换器27
并行数据输入到1 ，2或3次的低电压
差分信号（ SubLVDS ）串行输出。它
加载移位寄存器24像素位和3个控制
比特从并行CMOS输入接口。在
除了27个数据位，该装置增加了一个奇偶
位和两个保留位转换成30位的数据字。
每个字是由像素锁存到器件
时钟（ PCLK ） 。奇偶校验位（奇校验），允许
接收器，以检测单个位错误。串行移位
寄存器被载在30 ，15，或10倍
取决于数像素时钟数据速率
串行链路使用。像素时钟副本输出
在一个单独的差分输出。
FlatLink
3G
液晶显示
司机
LVDS302
CLK
数据
LVDS301
1
4
7
2
5
8
0
3
6
9
#
*
应用
处理器
同
RGB
视频
接口
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
FlatLink是德州仪器的商标。
μBGA
是Tessera公司，公司的注册商标..
产品预览资料涉及产品的
发展形成或设计阶段。特征数据和
其他规格的设计目标。德州仪器储备
有权改变或者恕不另行通知停止这些产品。
版权所有 2006年，德州仪器
产品预览
SN65LVDS301
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SLLS681 - 2006年2月
这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉
储存或搬运过程中，以防止对静电损坏MOS大门。
描述（续）
两条链路选线LS0和LS1控制1 ， 2或3串行连接是否被使用。 TXEN位置输入可以用来
把SN65LVDS301处于关机状态。该SN65LVDS301进入激活待机模式下，如果输入
时钟PCLK停止。这最大限度地减少功率消耗，而不需要用于控制外部引脚。该
SN65LVDS301的特点是工作在-40 ° C的环境空气温度为85°C 。所有CMOS输入
提供故障安全保护输入不受损坏电期间，避免电流流入设备的投入
在上电期间。高达2.165 V的输入电压可被施加到所有的CMOS输入，而VDD为0V之间
和1.65V 。
功能框图
奇偶
CALC
D0+
SWAP
Bit29
SubLVDS
3×10 ， 2×15 ，或1x30位并行到串行转换
D0
产品预览
2
1
Bit28=0
Bit27=0
D1+
SubLVDS
0
R[0:7]
8
[0..26]
D1
G[0:7]
B[0:7]
8
D2+
SubLVDS
8
D2
HS
VS
DE
PCLK
0
CLK +
SubLVDS
CLK “
IPCLK
X10 ， X15 ， X30或
1
CPOL
x1
PLL
倍增器
LS0
LS1
TXEN
故障
压抑
控制/
待机显示器
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SN65LVDS301
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引脚 - 顶视图
SWAP管脚功能
交换引脚允许PCB设计扭转RGB总线，从而尽量减少潜在的信号交叉因
信号路由。这两个图的下方显示基于SWAP引脚设置RGB信号引脚分配。
1
2
3
4
5
6
7
8
9
1
2
3
4
5
6
7
8
9
A
G2
B
G0
C
B6
D
B4
E
B3
F
B1
G
PCLK
H
HS
J
DE
SWAP
VS
B0
B2
B5
B7
G1
G3
G5
G7
R1
R3
R5
R7
G4
G6
R0
R2
R4
R6
A
G5
B
G7
C
R1
R0
G6
G4
G2
G0
B6
B4
B2
B0
G3
G1
B7
B5
B3
B1
SN65LVDS301
顶视图
D
R3
E
R4
F
R6
G
PCLK
H
HS
J
DE
VS
R7
R5
R2
SN65LVDS301
顶视图
SWAP
SWAP=1
SWAP=0
1.8V
图1. SWAP PIN = 0
图2. SWAP PIN = 1
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SN65LVDS301
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SLLS681 - 2006年2月
终端功能
名字
D0+, D0–
D1+, D1–
SubLVDS出
D2+, D2–
CLK + ， CLK-
R0–R7
G0–G7
B0–B7
HS
VS
DE
PCLK
LS0 ， LS1
CMOS IN
I / O
描述
SubLVDS数据链接（活性在正常操作期间）
SubLVDS数据链路（在正常操作期间主动当LS0 =高， LS1 =低，或
LS0 =低， LS1 =高;高阻抗，如果LS0 = LS1 =低）
SubLVDS数据链路（在正常操作期间主动当LS0 =低， LS1 =高，
高阻抗时LS1 =低）
SubLVDS输出时钟;时钟极性是固定的
红色的像素数据（ 8）;引脚分配取决于SWAP引脚设置
绿色像素数据（ 8 ）引脚分配取决于SWAP引脚设置
蓝色的像素数据（ 8）;引脚分配取决于SWAP引脚设置
水平同步
垂直同步
数据启用
输入像素时钟;上升或下降时钟极性通过控制输入CPOL
链路选择（确定主动SubLVDS数据链接和PLL范围）查看
表2
禁用CMOS驱动器并关闭PLL ，将器件置于关断模式
1 =发送启用
0 =禁用发送器
（ SHUTDOWN ）
TXEN
注： TXEN输入采用干扰抑制的逻辑，以避免设备故障
在短期的输入尖峰。有必要拉TXEN高超过10
s
启用
发射机。有必要拉TXEN输入低电平的时间超过10
s
禁用
发射机。上电时，发射器被启用，如果立即TXEN = 1
如果禁用TXEN = 0
输入时钟极性选择
CPOL
CMOS IN
0 - 上升沿时钟
1 - 下降沿时钟
总线交换交换的总线引脚允许器件放置在顶部或PCB板的底部。看
引脚排列绘制的引脚分配。
0 - 从B0 ... R7数据输入
输入数据从R7 ... B0 - 1
电源电压
供应地
SubLVDS I / O电源电压
电源
(1)
SubLVDS地
PLL模拟电源电压
PLL模拟地
PLL数字电源电压
PLL数字GND
SWAP
CMOS IN
V
DD
GND
V
DDLVDS
GND
LVDS
V
DDPLLA
GND
PLLA
V
DDPLLD
GND
PLLD
(1)
用于多层印刷电路板，它是建议保留一个公共GND层的器件下方，并连接所有接地端子
直接到这架飞机。
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