á
XRT71D00
E3 / DS3 / STS -1的抖动衰减器
修订版1.2.0
微处理器串行接口时序（见图4）
S
YMBOL
t21
t22
t23
t24
t25
t26
t27
t28
t29
t30
t31
t32
P
ARAMETER
CS低到SCLK建立时间上升沿
SCLK到CS保持时间
SDI到SCLK建立时间上升沿
SDI到SCLK保持时间上升沿
SCLK “低”时代
SCLK “高”时代
SCLK周期
SCLK到CS保持时间
CS“无效”时代
SCLK下降沿边缘到SDO有效时间
SCLK下降沿边缘到SDO无效的时间
SCLK下降沿的边沿，或上升CS边缘到高Z
M
IN
50
20
50
50
240
240
500
50
250
T
YP
M
AX
U
尼特
.
ns
ns
ns
ns
ns
ns
ns
ns
ns
200
100
100
ns
ns
ns
F
IGURE
4. T
即时通信
D
IAGRAM的
M
ICROPROCESSOR
S
ERIAL
I
覆盖整个院落
t29
CS
t22
SCLK
t23
SDI
t24
读/写
A0
A1
t25
t21
t27
t26
t28
CS
SCLK
t30
SDO
高阻
D0
t31
D1
高阻
t33
D2
D7
t32
SDI
10
