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ADS62P45 ， ADS62P44
ADS62P43 ， ADS62P42
SLAS561A - 2007年7月 - 修订2008年2月
引脚分配（ CMOS接口）
引脚名称
AVDD
AGND
CLKP ， CLKM
INP_A ， INM_A
INP_B ， INM_B
VCM
模拟电源
模拟地
差分输入时钟
差分输入信号 - 通道A
差分输入信号 - 通道B
内部基准模式 - 共模电压输出。
外部基准模式 - 参考输入。强迫该引脚将电压
ADC的内部引用。
串行接口，复位输入。
在串行接口模式下，用户
必须
初始化通过内部寄存器
硬件复位通过施加高持续脉冲，此管脚上或通过使用
软件复位（参见串行接口部分） 。
在并行接口模式，用户必须配合RESET引脚永久
高。
（SCLK ， SDATA和SEN被用作并联引脚控制在该模式下），该销
有一个内部100 kΩ的上拉下拉电阻。
此引脚用作串行接口的时钟输入端，当RESET为
低。
当RESET绑它作为模拟控制引脚
高
并控制粗
增益和内部/外部参考选择。看
表2
了解详细信息。
该引脚具有内部下拉电阻到地。
此引脚用作串行接口数据输入时， RESET为低。该引脚
内部下拉电阻到地。
此引脚用作串行接口使能输入，当RESET为
低。
当RESET绑它作为模拟控制引脚
高
并且控制
输出接口（LVDS / CMOS）和数据格式的选择。看
表3
为
详细信息。
该引脚具有内部上拉电阻到AVDD 。
这些都是数字逻辑输入引脚。他们一起控制各种掉电
复用模式。看
表4
详细信息
描述
引脚数
16, 33, 34
17, 18, 21, 22, 24,
27, 28, 31, 32
25, 26
29, 30
19, 20
23
数
引脚
3
9
2
2
2
1
RESET
12
1
SCLK
13
1
SDATA
SEN
14
15
1
1
CTRL1
CTRL2
CTRL3
DA0到DA13
DB0 TO DB13
CLKOUT
DRVDD
DRGND
PAD
NC
35
36
37
40-47, 50-55
60-63, 2-11
57
1, 38, 48, 58
39 ， 49 ， 59 ， 64和
PAD
–
56
1
1
1
14
14
1
4
4
1
1
通道14位数据输出， CMOS
通道B的14位数据输出， CMOS
CMOS输出时钟
数字电源
数字地
数字地。焊接底部垫到数字地面上使用的电路板
多个过孔为良好的电气性能和热性能。
不要连接
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