D
R
A
FT
恩智浦半导体
LPC2917/19
FT
FT
FT
D
D
R
R
A
A
A
FT
FT
FT
D
D
D
R
R
R
A
A
FT
FT
D
D
D
R
A
D
R
ARM9微控制器，带有CAN和LIN
A
表27.科脉概述
图例：
"1"表示相关寄存器位结扎为逻辑高电平，所有的写操作被忽略
"0"表示相关寄存器位结扎为逻辑低电平，所有的写操作被忽略
“+”表示该关联的寄存器位是可读和可写的
科脉名
基本时钟
开/关来实现开关
机制
唤醒
AUTO
0
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
RUN
1
1
1
1
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
1
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
0
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
D
R
A
R
A
FT
D
R
A
D
R
A
FT
D
R
A
FT
D
R
D
R
A
FT
A
FT
D
R
FT
D
R
A
F
R
A
FT
D
A
FT
D
R
A
D
R
CLK_SAFE
CLK_SYS_CPU
clk_sys
CLK_SYS_PCR
CLK_SYS_FMC
CLK_SYS_RAM0
CLK_SYS_RAM1
CLK_SYS_SMC
CLK_SYS_GESS
CLK_SYS_VIC
CLK_SYS_PESS
CLK_SYS_GPIO0
CLK_SYS_GPIO1
CLK_SYS_GPIO2
CLK_SYS_GPIO3
CLK_SYS_IVNSS_A
CLK_SYS_MSCSS_A
CLK_SYS_CHCA
CLK_SYS_CHCB
CLK_PCR_SLOW
CLK_IVNSS_VPB
CLK_IVNSS_CANC0
CLK_IVNSS_CANC1
CLK_IVNSS_LIN0
CLK_IVNSS_LIN1
CLK_MSCSS_VPB
CLK_MSCSS_MTMR0
CLK_MSCSS_MTMR1
CLK_MSCSS_PWM0
CLK_MSCSS_PWM1
CLK_MSCSS_PWM2
CLK_MSCSS_PWM3
BASE_SAFE_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_SYS_CLK
BASE_PCR_CLK
BASE_IVNSS_CLK
BASE_IVNSS_CLK
BASE_IVNSS_CLK
BASE_IVNSS_CLK
BASE_IVNSS_CLK
BASE_MSCSS_CLK
BASE_MSCSS_CLK
BASE_MSCSS_CLK
BASE_MSCSS_CLK
BASE_MSCSS_CLK
BASE_MSCSS_CLK
BASE_MSCSS_CLK
CLK_MSCSS_ADC1_VPB BASE_MSCSS_CLK
CLK_MSCSS_ADC2_VPB BASE_MSCSS_CLK
CLK_UART0
CLK_UART1
LPC2917_19_1
BASE_UART_CLK
BASE_UART_CLK
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初步数据表
启示录1.01 - 2007年11月15日
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