D
R
A
FT
恩智浦半导体
LPC2917/19
FT
FT
FT
D
D
R
R
A
A
A
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D
D
R
A
FT
D
R
D
R
R
A
FT
D
D
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A
D
R
ARM9微控制器，带有CAN和LIN
A
D
R
A
A
FT
D
R
A
D
R
A
FT
D
R
A
FT
A
FT
D
R
FT
D
R
A
F
R
PSEL
P23EN
D
D
R
A
FT
clkout120 /
clkout240
R
A
FT
输入时钟
CCO
/ 2PDIV
P23
D
D
R
A
FT
CLKOUT
绕行
直接
/ MDIV
D
R
A
MSEL
图14. PLL框图
三重输出相
对于需要多个时钟相位的两个额外的时钟输出可以是应用
通过设置寄存器P23EN为'1' ，从而使三个时钟与一个120°的相位使
差别。在此模式中，通过模拟部分产生的所有三个时钟被发送到
输出分频器。当PLL尚未实现锁定在第二和第三阶段
输出分频器运行不同步的，这意味着在输出的相位关系
时钟是未知的。当PLL锁定寄存器被设置的第二和第三阶段
输出分频器同步到主输出时钟CLKOUT的锁相环，从而得到3
时钟具有一个120 °的相位差。
直接输出模式
在正常操作模式（与直接设置为'0'）的CCO时钟由2 ，4，8或分
16根据对PSEL的值[1：0 ]输入，给出的输出时钟具有50％的占空
周期。如果需要更高的输出频率是必要的CCO时钟可以直接发送到
输出通过设置直接为'1' 。由于CCO不直接产生一个50 ％的占空
周期的时钟，输出时钟的占空比在此模式下可偏离50％。
断电控制
一个掉电模式已被纳入到PLL ，以降低功耗
无需时钟。这是通过设置PD控制寄存器位使能。在这种模式下
PLL的模拟部分被关闭时，所述振荡器和所述相位 - 频率检测器是
停止，并且分频器输入的复位状态。而在掉电模式下的LOCK输出
低，这表明PLL没有锁定。当掉电模式通过终止
清除PD控制寄存器位的PLL恢复正常工作，并使得
LOCK信号高，一旦重新获得输入时钟锁定。
8.8.4.4
CGU引脚说明
在LPC2917 / 19的资产组模块具有所列的销
表24
下文。
表24中。
符号
XOUT_OSC
XIN_OSC
CGU销
方向
OUT
in
描述
晶振输出
晶振输入或外部时钟输入
LPC2917_19_1
NXP B.V. 2007年保留所有权利。
初步数据表
启示录1.01 - 2007年11月15日
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