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初步电气特性
SD2
SD_CLK0
SD1
SD2
SD_CLK1
SD_CSn ，
SD_RAS ，
SD_CAS ，
SD_WE
SD6
CMD
SD5
3/4 MCLK
参考
ROW
COL
tDQS
A[23:0],
SD_BA [1 ：0]的
SDDM
SD7
SD_DQS
（测得输出引脚）
董事会延迟
SD9
SD_DDQS
（测得输入引脚）
董事会延迟
SD8
延迟
SD_CLK
SD10
D[31:0]
形式
回忆
WD1
注：数据来自相关驱动的回忆
延迟内存时钟。
SD11
WD2
WD3
WD4
图17. SDR读时序
5.7.2
DDR SDRAM AC时序特性
当使用在DDR模式的SDRAM控制器，以下时序数必须遵循
正确的锁存器或驱动器上的数据存储器总线。所有的计时数字是相对于4 DQS字节
车道。下面的时序号码如有变更，在任何时候，并且仅提供给早期的帮助
电路板设计。请联系您当地的飞思卡尔的代表，如果问题发展。
表11. DDR时序规范
NUM
特征
操作的频率
DD1
DD2
DD3
DD4
时钟周期（ SD_CLK ）
脉冲宽度高
脉冲宽度低
地址SD_CKE ， SD_CAS ， SD_RAS ， SD_WE ，
SD_CS [1： 0] - 输出有效
t
DDCK
t
DDCKH
t
DDCKL
t
SDCHACV
符号
民
83.33
待定
0.45
0.45
—
最大
待定
12
0.55
0.55
0.5
×
SD_CLK
+ 1.0
单位
兆赫
ns
SD_CLK
SD_CLK
ns
笔记
1
2
3
3
4
的ColdFire MCF5208
微处理器数据手册，版本0.5
30
初步
飞思卡尔半导体公司
