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初步电气特性
表10. SDR时序规范
符号
特征
操作的频率
SD1
SD2
SD3
SD4
SD5
SD6
SD7
SD8
SD9
SD10
SD11
SD12
SD13
时钟周期（T
CK
)
时钟偏移（T
SK
)
脉冲宽高（T
长实
)
脉冲宽度低（T
CKL
)
地址SD_CKE ， SD_CAS ， SD_RAS ， SD_WE ，
SD_BA ， SD_CS [1： 0] - 输出有效（叔
巨细胞病毒
)
地址SD_CKE ， SD_CAS ， SD_RAS ， SD_WE ，
SD_BA ， SD_CS [ 1 ： 0 ] - 输出保持（T
CMH
)
SD_SDR_DQS输出有效（T
DQSOV
)
t
SDCK
t
SDSK
t
SDCKH
t
SDCKL
t
SDCHACV
t
SDCHACI
t
DQSOV
符号
民
—
7.52
—
0.45
0.45
—
2.0
—
最大
83.33
12
待定
0.55
0.55
0.5
×
SD_CLK
+ 1.0
—
自定时
SD_CLK
SD_CLK
ns
ns
ns
ns
4
5
6
7
3
3
单位
兆赫
ns
笔记
1
2
SD_DQS [ 3 ： 0 ]相对于SD_CLK输入设置（T
DQSIS
) t
DQVSDCH
0.25
×
SD_CLK 0.40
×
SD_CLK
SD_DQS [3 ： 2 ]输入保持相对SD_CLK （T
DQSIH
)
数据（ D [ 31 ： 0 ] ）输入设置相对SD_CLK
（仅供参考） （T
DIS
)
数据输入相对于SD_CLK保持（仅供参考）
(t
DIH
)
数据（ D [ 31 ： 0 ] ）和数据屏蔽（ SD_DQM [ 3 ： 0 ] ）
输出有效（T
DV
)
数据（D [31：0 ] ）和数据掩码（ SD_DQM [3：0 ] ）输出
保持（T
DH
)
t
DQISDCH
t
DVSDCH
t
DISDCH
t
SDCHDMV
t
SDCHDMI
不适用。 0.5 SD_CLK固定宽度。
0.25
×
SD_CLK
1.0
—
1.5
—
—
0.75
×
SD_CLK
+ 0.5
—
ns
ns
ns
ns
注意事项：
1
设备支持的操作为的FLEXBus和SDRAM作为内部总线时钟的频率相同。请参阅
的锁相环章
MCF5208参考手册
关于设置SDRAM的时钟速率的更多信息。
2
SD_CLK是（ NS ） 1 SDRAM时钟。
3
脉冲宽度高度以及脉冲宽度低不能超过最小和最大时钟周期。
4
SD_DQS被设计为脉冲0.25时钟的存储器时钟的上升沿之前。这只是一个指导方针。从细微的变化
本指南的预期。 SD_DQS仅将在一个读周期脉冲和将发生的每个数据拍一个脉冲。
5
SDR_DQS被设计为脉冲0.25时钟的存储器时钟的上升沿之前。该规范只是一个指导方针。微妙
从这一准则变化的预期。 SDR_DQS仅将在一个读周期脉冲和将发生的每个数据拍一个脉冲。
6
该SDR_DQS脉冲被设计为0.5时钟宽。上升沿的时间是最重要的。下降沿不
不会影响到存储器控制器。
7
因为读周期在SDR模式中仍使用该装置内的DQS的电路，该数据有效窗口居中这是最关键的
后的DQS的上升沿1/4 CLK 。确保这种情况将导致成功的SDR读取。输入设置规范仅仅是
作为指导。
的ColdFire MCF5208
微处理器数据手册，版本0.5
28
初步
飞思卡尔半导体公司
