CA3304 ， CA3304A
工作原理图
φ
2
V
AA
+
V
DD
16
产量
注册
Q
CLK
三态
DRIVERS
5数据
变化
φ
2
φ
1
V
IN
11
1
/ R
2
φ
1
φ
1
φ
1
10
D
算
16
Q
Q
CLK
6溢出
12
V
REF
+
R
CAB ＃ 16
LATCH
16
Q
CLK
算
编码器
8
逻辑
Q
D
ARRAY
LATCH
8
4位4
R
CAB ＃ 8
R
Q
CLK
3位3
Q
CLK
2位2
R
V
REF
-
1
13
50k
时钟
15
/
2
R
D
算
1
Q
CAB比较器＃ 1
φ
1 （自动平衡）
φ
2 （未知样本）
LATCH
0
14
V
AA
-
8
V
SS
Q
CLK
1第1位（ LSB ）
9 CE1
7 CE2
级联自动平衡（ CAB ）
注： CE1和CE2输入和数据输出具有标准CMOS保障网络，以V
DD
和V
SS
。模拟输入和时钟有
标准CMOS保障网络，以V
AA
+和V
AA
-.
时序图
数据移入
输出寄存器
1
时钟
0
1
B1 - B4 ，直流&
0
φ
1
AUTO
平衡
比较数据
LATCHED
φ
2
示例1
AUTO
平衡
样品2
AUTO
平衡
样品3
数据有效0
t
HO
t
D
数据有效1
数据有效2
图1.时序图
CE1
CE2
t
DIS
BITS 1-4
高
阻抗
t
EN
t
DIS
t
EN
高
阻抗
高
阻抗
DC ，作者
图2.输出允许/禁止时序
5
