ADF7020-1
PIN号
27
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30
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助记符
SREAD
SCLK
GND2
ADCIN
CREG2
VDD2
INT / LOCK
描述
串行数据输出。该引脚用于从ADF7020-1到微控制器馈送回读数据。在SCLK
输入用于每个读回位（ AFC ， ADC回读）从SREAD针时钟。
串行时钟输入。此串行时钟用于时钟的串行数据到寄存器。该数据被锁存到
在CLK的上升沿的24位移位寄存器。该引脚为CMOS数字输入。
地面数字部分。
模拟数字转换器输入。内部7位ADC可通过此引脚进行访问。满量程为0 1.9 V.
回读是使用SREAD引脚进行。
稳压器的数字模块。一个100 nF与5.1 pF电容并联应该放在这间
脚和地面的稳压器的稳定性和噪声抑制。
电源电压为数字模块。 10 nF的去耦电容应尽可能靠近此引脚。
双向引脚。在输出模式（中断模式）时， ADF7020-1断言的INT /锁定销，当它已找到
匹配的前导序列。在输入模式下（锁定方式） ，该微控制器可以被用于锁定
一个有效的同步信号被检测到时，解调器的阈值。一旦阈值被锁定， NRZ数据可以
可靠地接收。在这种模式下，一个解调器锁定能够被确认具有最小的延迟。
发送数据输入/接收数据输出。这是一个数字引脚和普通CMOS电平的适用。
发送/接收时钟引脚。在接收模式下，引脚输出同步的数据时钟。正时钟
边缘匹配于所接收到的数据的中心位置。在GFSK发射模式时，引脚输出准确的时钟，以
锁存从微控制器中的数据转换成在精确的所需数据速率的发送部分。见
高斯频移键控（ GFSK ）部分。
一个分裂的向下晶体参考输出驱动器的版本。数字时钟输出可以用来
带动其他几个CMOS输入，如微控制器时钟。输出具有一个50:50的传号空号比。
多路输出引脚。该引脚提供Lock_Detect信号，该信号被用来确定是否PLL被锁定
到正确的频率。其它信号包括Regulator_Ready ，这是串行化的状态的指标
接口调节器。
振荡器输出引脚。参考晶振应连接在此引脚与OSC1之间。一个TCXO参考
可用于通过将该引脚驱动CMOS电平的和禁止的晶体振荡器。
振荡器输入引脚。参考晶振应连接在此引脚和OSC2之间。
电源电压电荷泵的PLL和分频器。该引脚应去耦至地0.01 μF
电容。
稳压器电压电荷泵的PLL和分频器。一个100 nF与5.1 pF电容并联应
放置在此引脚与地的监管机构的稳定性和噪声抑制之间。
电荷泵的输出。此输出生成被集成在环路滤波器的电流脉冲。综合
电流的变化在输入到VCO的控制电压。
电源电压为VCO储能电路。该引脚应去耦至地与一个0.01μF的电容。
外部VCO电感引脚。片式电感器应连接在这些引脚设置VCO工作
频率。见压控振荡器（ VCO ）部分的详细信息，选择合适的值。
理由VCO模块。
VCO噪声补偿节点。一个22 nF电容应放置在该引脚与CREG1减少之间
VCO噪声。
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数据I / O
DATA CLK
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CLKOUT
MUXOUT
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40
41
42
43
44, 46
45, 47
48
OSC2
OSC1
VDD3
CREG3
CPOUT
VDD
L2, L1
GND ， GND1
CVCO
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