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ICS98ULPA877A
超前信息
引脚说明
TE R M I N A L
名字
AGND
AV
DD
CLK_INT
CLK_INC
FB_INT
FB_INC
FB_OUTT
FB_OUTC
OE
OS
GND
V
DDQ
CLKT [0： 9]
CLKC [0： 9]
NB
模拟地
A N A L 克对流动é
C罗CK inputwitha （ 1 0的K - 1 0 0 KO HM ） pulldownresistor
Complentar Y时钟输入，一个（ 10K - 100K欧姆）下拉电阻
反馈时钟输入
互补反馈时钟输入
反馈时钟输出
互补反馈时钟输出
输出使能（异步）
输出选择（连接到GND或V
DDQ
)
地
逻辑和输出功率
时钟输出
互补的时钟输出
无装球
描述
电动
特征
地
1.8 V额定
差分输入
差分输入
差分输入
差分输入
迪FF erential输出
迪FF erential输出
LVCMOS输入
LVCMOS输入
地
1.8V标称
差分输出
差分输出
PLL时钟缓冲器，
ICS98ULPA877A,
被设计用于为V
DDQ
1.8 V，一个AV
DD
1.8 V和差分数据输入，
输出电平。封装选择包括塑料52球VFBGA和40引脚MLF 。
ICS98ULPA877A
是分配的差分时钟输入对（ CLK_INT ， CLK_INC ）十一个零延迟缓冲器
差分对时钟输出（ CLKT [0 ： 9 ] ， CLKC [ 0 ： 9 ] ）和一个差分对反馈时钟输出（ FB_OUTT ，
FBOUTC ） 。时钟输出由输入时钟（ CLK_INT ， CLK_INC ） ，反馈时钟进行控制（ FB_INT ，
FB_INC ）时， LVCMOS方案引脚（ OE ， OS ）和模拟电源输入（ AVDD ） 。当OE为低电平时，输出端（除
FB_OUTT / FB_OUTC ）被禁用，同时内部PLL继续保持其锁定的频率。 OS （输出
选择）是一个程序引脚必须连接到GND或V
DDQ
。当OS为高时，参考将功能如上所述。当
OS低， OE对CLKT7 / CLKC7没有影响（它们除了FB_OUTT / FB_OUTC自由运行） 。当AV
DD
接地， PLL被关闭，旁路用于测试目的。
当两个时钟信号（ CLK_INT ， CLK_INC ）为逻辑低电平时，器件将进入低功耗模式。输入逻辑
在差分输入检测电路中，独立于输入缓冲器，将检测到逻辑低电平，并执行
低功率状态下，所有的输出，反馈和PLL被关闭。当从两者都是逻辑输入过渡
低到为差分信号时，PLL将被重新打开时，输入和输出将被启用和PLL
将得到的反馈时钟对（ FB_INT ， FB_INC ）与输入时钟对之间相位锁定（ CLK_INT ， CLK_INC ）
在规定的稳定时间t
刺
.
锁相环中
ICS98ULPA877A
时钟驱动器使用的输入时钟（ CLK_INT ， CLK_INC ）和反馈时钟（ FB_INT ，
FB_INC ），以提供高性能，低偏移，低抖动输出差分时钟（ CLKT [0 ： 9 ] ， CLKC [ 0 ： 9 ] ） 。
ICS98ULPA877A
还能够跟踪扩频时钟（ SSC ） ，从而降低EMI 。
1177C—05/23/07
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