初步的技术数据
10 9 8
7 6
5 4 3
2 1
A
B
C
D
E
F
G
H
J
K
06291-004
AD9889B
底部视图
（不按比例）
图4. 76球BGA配置（顶视图）
表3.引脚功能描述
BGA
A1至A10 ， B1至
B10 ，C9，C10 ，
D9, D10
D1
C2
C1
D2
J3
K3
PIN号
LFCSP
39至47 ，
50 63 ， 2
6
3
4
5
18
20
LQFP
50至58 ， 65至
78, 2
6
3
4
5
23
25
助记符
D[23:0]
TYPE
1
I
描述
视频数据输入。数字输入的RGB或YCbCr格式。支持
CMOS逻辑电平从1.8 V至3.3 V.
视频时钟输入。支持从1.8 V CMOS逻辑电平
至3.3 V.
数据使能位的数字视频。支持CMOS逻辑电平
从1.8 V至3.3 V.
水平同步输入。支持从1.8 V CMOS逻辑电平
至3.3 V.
垂直同步输入。支持从1.8 V CMOS逻辑电平
至3.3 V.
设置内部参考电流。将887 Ω电阻（ 1 ％
该引脚与地之间的公差） 。
热插拔检测信号。这表明该接口
接收器是否被连接。 1.8 V至5.0 V CMOS逻辑
的水平。
S / PDIF （索尼/飞利浦数字接口），音频输入。这是
从索尼/飞利浦数字接口的音频输入。支持
CMOS逻辑电平从1.8 V至3.3 V.
音频参考时钟。 128 ×N ×F
S
具有N = 1 ，2，3 ，或4，设置
到128×采样频率（f
S
), 256 × f
S
, 384 × f
S
或512 ×F
S
.
1.8 V至3.3 V CMOS逻辑电平。
I
2
I2S音频数据输入。这些代表的8个通道
音频（每输入）可通过I
2
S.支持CMOS
逻辑电平从1.8 V至3.3 V.
I
2
I2S音频时钟。支持CMOS逻辑电平从1.8 V至3.3 V.
左/右声道选择。支持CMOS逻辑电平
从1.8 V至3.3 V.
掉电控制和I
2
C类地址的选择。在我
2
C
地址和PD极性由PD / A0引脚状态设置
当耗材被施加到AD9889B 。 1.8 V至3.3 V
CMOS逻辑电平。
差分时钟输出。在像素差分时钟输出
时钟速率; TMDS逻辑电平。
差分输出通道2.差分的输出红
数据以10 ×像素时钟速率; TMDS逻辑电平。
差分输出通道1差分输出
绿色数据在10 ×像素时钟速率; TMDS逻辑电平。
差分输出通道0差分蓝色的输出
数据以10 ×像素时钟速率; TMDS逻辑电平。
中断。漏极开路。 A 2 kΩ的上拉电阻的
单片机的I / O电源推荐。
1.8 V电源的TMDS输出。
CLK
DE
HSYNC
VSYNC
EXT_SW
HPD
I
I
I
I
I
I
E2
7
7
S / PDIF
I
E1
8
8
MCLK
I
F2，F1 ，G2， G1
9至12
9至12
I
2
S[3:0]
I
H2
H1
J7
2
13
14
26
2
13
14
33
2
SCLK
LRCLK
PD/A0
I
I
I
K1, K2
K10 ， J10
K7, K8
K4, K5
H10
J2 ， J5 ， J8 ， K9
21, 22
30, 31
27, 28
24, 25
32
19, 23, 29
27, 28
37, 38
34, 35
30, 31
40
24, 29, 36, 41
TxC- / TXC +
Tx2/Tx2+
Tx1/Tx1+
Tx0/Tx0+
INT
AVDD
O
O
O
O
O
P
牧师PRA |第12页第7
