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AD9863
50MHz的MAX
CLKIN1
1, 2
Rx
数字
块
Rx
路径
IFACE2
产量
时钟
格式化
Tx
路径
IFACE3
1
4
1, 2, 4, 8, 16
CLKIN2
1, 5
Tx
数字
块
5
3
6
2
1.备用定时模式： REG 0x15执行，第4位
2. PLL倍频地点： REG 0x15执行， 2-0位
3. PLL输出除以5 ; REG 0x15执行，第3位
4.接收路径除以2 ： REG 0x15执行，第5位
5. PLL旁路路径： REG 0x15执行，第7位
6. INTERP控制，发送/接收INV IFACE3 ， CLK模式， INV IFACE2 ， FD / HD ， 12/24
图58.时钟分配框图
表21.接口引脚（ IFACE1 ， IFACE2 ， IFACE3 ）柔性接口操作配置定义
时钟
模式引脚
CLKIN1,
CLKIN2
IFACE1
IFACE2
IFACE3
1
全双工
独立
TXSYNC
Buff_CLKIN1
TX时钟
RXSYNC
2
国内
TIED
一起
4T
4R
5T
半双工， 24位
独立
TX / RX
可选CLKOUT
Tx
时钟
Rx
时钟
Tx
时钟
Rx
时钟
5R
7T
7R
8T
半双工， 12位
独立
TX / RX
可选CLKOUT
Tx
时钟
Rx
时钟
Tx
时钟
Rx
时钟
8R
10T
10R
复制模式
独立
TX / RX
可选
CLKOUT
Tx
Rx
时钟
时钟
内部连接
一起
内部连接
一起
与Tx时钟输出频率取决于该数据是否是
在交错的或并行（非交叉存取的）构型。模式
1,2 ， 7,8 ，和10使用的Tx交错的数据和要求任一的2×
或4×插值被激活。
DAC的更新速率= CLKIN2 × PLL设置。
非交叉Tx数据时钟频率= CLKIN2 × PLL
设置× 1 / （插率） 。
交错的Tx数据时钟频率= 2× CLKIN2 ×锁相环
设置× 1 / （插率） 。
从IFACE2可选CLKOUT可以作为一个稳定的
系统时钟在CLKIN1频率或通道TxDAC运行
更新率，它等于CLKIN2 × PLL的设置。环境
启用IFACE2 CLKOUT注册[寄存器0x01，位2 ]使
在IFACE2可选的时钟输出。在FD模式的IFACE2销
总是作为一个时钟输出;使能引脚IFACE2可
使用反转IFACE2输出。
CON组fi guration
用于发射路径和接收AD9863定时
路径依赖于模式的设定及各种可编程
选项。影响输出时钟的定时的寄存器和
数据输入/输出定时是Clk_Mode [2： 0]，使IFACE2
CLKOUT ， INV CLKOUT （ IFACE3 ） ，TX逆样品，插
控制， PLL旁路， ADC时钟DIV ， ALT定时模式， PLL DIV5 ，
PLL乘法器和PLL来IFACE2 。该Clk_Mode寄存器
以前提出。
表22示出了用于配置其他寄存器中的位
输出时钟的定时和数据锁存于可用的选项
在AD9863 。
在Rx时钟不依赖于数据是否是
交错或平行，但它确实取决于配置
的定时模式：正常或替代。
普通定时模式，接收时钟频率= CLKIN1 ×
ADC DIV因子（如果已启用） 。
另类定时模式，接收时钟频率= CLKIN2 ×
PLL设置× ADC事业部因素（如果启用） 。
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