AD9380
2线串行控制寄存器的详细信息
芯片Identi科幻阳离子
为0x00 ，位[7 ： 0 ]芯片版本
一个8位的值，它反映了当前芯片版本。
时钟发生器控制
0×03 - 位[7 ： 6 ] VCO范围选择
两个比特确定了时钟的操作范围
发电机。 VCORNGE必须被设置为与对应
需要的工作频率（输入像素速率） 。该PLL
给出了最好的抖动性能在高频率。为了这
因此，输出像素低利率，仍然可以得到良好的抖动
性能时，PLL实际工作在较高的频率
但随后分频器对时钟速率。表13示出该像素
价格为每VCO范围设置。 PLL输出除数
自动选择的VCO的范围设置。
表13. VCO范围
VCO范围
00
01
10
11
像素率范围
12至30
30至60
60至120
120至150
PLL分频控制
为0x01 ，位[7 ： 0 ] PLL分频比最高位
12位PLL分频比的八个最显著位
PLLDIV 。
锁相环源于传入的Hsync的像素时钟
信号。像素时钟频率，然后由一个整数分
值，使得该输出为锁相到HSYNC 。这
PLLDIV值确定的像素的次数（像素
再加上水平消隐开销）每行。这通常是
20％至30％的比活性的像素数多
显示。
PLL分频的12位值支持从分频比
221 4095越高该寄存器中加载的值，则
越高，所得的时钟频率相对于一个固定的
HSYNC频率。
VESA已经建立了一些标准时间特定连接的阳离子，
这有助于确定的值PLLDIV作为函数
的水平和垂直显示分辨率和帧速率（见
表9）。
然而，许多计算机系统不符合精确到
的建议，而这些数字应该只用于
作为指导。该显示系统制造商应提供
自动或手动装置，用于优化PLLDIV 。一
不正确地设置PLLDIV通常会产生一个或多个垂直
噪声带显示屏上。误差越大，就越
产生条数。
PLLDIV的电默认值是1693 （ PLLDIVM =
0×69 ， PLLDIVL = 0xDx ）
在AD9380更新全分频比，只有当最低有效位
被改变。本身写该寄存器也不会触发
更新。
上电时的默认值是01 。
位[ 5 ： 3 ]电荷泵电流
3个位来确定当前驱动环路滤波器中的
时钟发生器。
表14.电荷泵电流
Ip2
0
0
0
0
1
1
1
1
Ip1
0
0
1
1
0
0
1
1
Ip0
0
1
0
1
0
1
0
1
电流（ μA ）
50
100
150
250
350
500
750
1500
上电时的默认值是电流= 001 。
位[ 2 ]外部时钟使能
这个位决定的像素时钟的源。
表15.外部时钟选择设置
EXTCLK
0
1
功能
内部时钟
外部提供时钟信号
0X02 -位[7 ： 4 ] PLL分频比的LSB
12位PLL分频比的四个最低显着的位
PLLDIV 。
PLLDIV的电默认值是1693 （ PLLDIVM =
0×69 ， PLLDIVL = 0xDx ） 。
为逻辑0，使能内部PLL产生的像素时钟
从外部提供的水平同步。
的逻辑1时，允许外部CKEXT输入引脚。在这种模式下，
该PLL分频比（ PLLDIV ）将被忽略。时钟相位
调整（相仍的功能） 。上电时的默认值是
EXTCLK = 0 。
第0版|第37页60
