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AD7264
串行接口
图33和图34示出了详细的时序图
在AD7264的串行接口。串行时钟提供
转换时钟和控制的信息从转移
在转换后的AD7264 。该AD7264有两个输出
标签对应于每个ADC 。数据可以从被读
同时使用 AD7264
OUT
A和D
OUT
B.或者，一个单一的
用户的选择输出引脚都可以使用。 SCLK输入
信号提供时钟源的串行接口。
CS的下降沿使轨道和保持到保持模式，
在该点，模拟输入进行采样。转换是
还发起了这一点，至少需要19个SCLK
周期来完成。对D
OUT
X线保持在三态时
转换正在发生。在19
th
SCLK下降沿，
AD7264返回到追踪模式和D
OUT
A和D
OUT
B线
被启用。数据流由14位数据， MSB优先。
转换结果的MSB同步输出19
th
SCLK下降沿到由微控制器或DSP读取
随后的SCLK的下降沿（ 20
th
下降沿）。该
剩余的数据再同步输出其后的SCLK下降沿
边缘。因此， 20
th
在串行时钟的时钟下降沿有
的MSB提供并且也提供时钟出了第二数据位。该
的14位结果余数如下，在最终位
数据传输是有效阅读的33
rd
下降沿。
在被设置在32 LSB的
nd
时钟下降沿。
该AD7264-5 ，其20 MHz的SCLK频率，很容易
便于阅读的SCLK下降沿。当使用一个
V
DRIVE
5伏与AD7264电压，最大指定
第一个数据位主频
列于该边
CS
第一个数据位READ
在此边
访问时间（吨
4
）为23纳秒，使阅读的之后，又
quent SCLK下降沿后的数据已经同步输出，为
先前所述。但是，如果为V
DRIVE
的3伏电压，用于
为AD7264与微控制器的设置时间或
DSP是太大，在SCLK下降沿使读取，它
可能需要阅读在SCLK的上升沿。在这种情况下，
转换结果的MSB同步输出19
th
SCLK
下降沿被读取的20
th
SCLK的上升沿，如图
图35.这是可能的，因为在保持时间（t
5
）是更长的时间
低V
DRIVE
电压。如果该数据访问时间太长， accom-
modate所选择的处理器的安装时间中，另一种
阅读在SCLK的上升沿是使用较慢的SCLK频率。
在CS ， D的上升沿
OUT
A和D
OUT
B返回到三
状态。如果CS没有带来高后33个SCLK周期，但不是
额外14个SCLK周期保持为低电平，从ADC B中的数据
是输出D上
OUT
A中的ADC后的结果。同样地，数据
从ADC A输出D上
OUT
该ADC B的结果后， B 。这是
在图34中，其示出为D所示
OUT
一个例子。在这
情况下，D
OUT
在使用行云回三态上47
th
SCLK下降沿或CS的上升沿，以先到为准。
如果SCLK的下降沿与CS的下降沿相一致，
SCLK的下降沿不是由AD7264承认，
和SCLK的下一个下降沿后注册的第一个
CS的下降沿。
t
8
t
2
t
6
2
3
4
5
18
19
20
21
31
32
33
1
SCLK
t
3
D
OUT
A
三态
DB13
A
t
7
t
4
DB12
A
DB11
A
t
5
DB1
A
t
9
DB0
A
t
安静
三
状态
三
状态
06732-033
D
OUT
B
三态
DB13
B
DB12
B
DB11
B
DB1
B
DB0
B
图33.正常模式操作
CS
SCLK
1
2
18
19
20
21
31
32
33
45
46
47
t
10
D
OUT
A
三态
DB13
A
DB12
A
DB1
A
DB0
A
DB13
B
DB12
B
DB1
B
DB0
B
三
状态
06732-034
图34.读取数据从一个D两个ADC
OUT
符合47个SCLK周期
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