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XC164LM
衍生产品
电气参数
被选中的寄存器PLLCON用过的机制，以产生主时钟。
CPU和EBC的时钟与CPU时钟信号f
中央处理器
。 CPU的时钟可以有
相同的频率的主时钟（
f
中央处理器
=
f
MC
），也可以在主时钟分频
二：
f
中央处理器
=
f
MC
/ 2，这一因素被选中位CPSYS寄存器SYSCON1 。
外部定时（ AC特性）的规格取决于期
CPU时钟，称为“TCP” 。
其他外围设备与系统时钟信号供给
f
SYS
它具有相同的
频率作为CPU时钟信号
f
中央处理器
.
搭桥手术
当配置了搭桥手术（ PLLCTRL = 0X
B
）主时钟源自
通过输入和输出 - 内部振荡器（输入时钟信号XTAL1 ）
预分频器：
f
MC
=
f
OSC
/ （ （ PLLIDIV + 1）的
×
(PLLODIV+1)).
如果两个分频器因子被选择为'1' （ PLLIDIV = PLLODIV ='0' ）的频率
f
MC
直接跟随的频率
f
OSC
这样的高和低电平时间
f
MC
由占空比定义
输入时钟的周期
f
OSC
.
最低的主时钟频率是通过选择最大值为实现
分频器的因素：
f
MC
=
f
OSC
/ ((3 + 1)
×
(14 + 1)) =
f
OSC
/ 60.
锁相环（ PLL）的
当配置PLL操作（ PLLCTRL = 11
B
）芯片上的锁相环是
启用并提供主时钟。在PLL被乘以该输入频率
因素
F
(
f
MC
=
f
OSC
×
F)
从该输入分频器，乘法系数的效果，并且
输出分频器（ F = PLLMUL + 1 / （ PLLIDIV + 1
×
PLLODIV + 1））。 PLL电路
同步主时钟输入时钟。这个同步顺利进行，
即主时钟频率不会突然改变。
由于这种适应于输入时钟的频率
f
MC
在不断调整，所以它
被锁定到
f
OSC
。轻微的偏差导致的抖动
f
MC
这也影响的持续时间
个别中药。
在AC特性的上市时间是指技术合作项目。因为
f
中央处理器
源自
f
MC
时，定时必须使用最小的TCP可以根据各自的计算
的情况。
对TCP的实际最小值取决于PLL的抖动。由于PLL是
不断调整其输出频率，使得它对应于输入电压的频率
（晶体或振荡器）进行的多个TCP段的相对偏差低于
一个单一的TCP （见公式和
图4-5） 。
数据表
51
V1.0, 2005-11
