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飞思卡尔半导体公司
外部时钟操作时序
10.6外部时钟操作时序
表10-13外部时钟操作时序要求
1
特征
操作频率（外部时钟驱动器）
2
时钟脉冲宽度
3
外部时钟输入上升时间
4
外部时钟输入下降时间
5
1所列的参数设计保证。
符号
f
OSC
t
PW
t
上升
t
秋天
民
0
3.0
—
—
典型值
—
—
—
—
最大
120
—
10
10
单位
兆赫
ns
ns
ns
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2.见
图10-3
有关使用外部时钟驱动器推荐的连接详细信息。
3.高或低脉冲宽度必须小于8.0ns或更小的芯片将无法正常运行。
4.外部时钟输入的上升时间是从10 ％开始，到90％以上。
5.外部时钟输入下降时间是从90 ％开始，到10％。
V
IH
外
时钟
90%
50%
10%
90%
50%
10%
t
PW
t
PW
t
秋天
t
上升
V
IL
注：中点V
IL
+ (V
IH
– V
IL
)/2.
图10-3外部时钟时序
10.7锁相环时序
表10-14 PLL时间
特征
外部参考晶振频率的PLL
1
PLL输出频率
2
(f
OUT
)
PLL稳定时间
3
-40 °C至+ 125°C
符号
f
OSC
f
op
t
锁相环
民
4
160
—
典型值
8
—
1
最大
8
260
10
单位
兆赫
兆赫
ms
1.外部提供的参考时钟应尽可能地自由从任何相位抖动锁相环工作
正确。 PLL的优化，为8MHz晶振输入。
2. ZCLK不得超过60MHz的。关于ZCLK和（f附加信息
OUT
/ 2） ，请参考在所述OCCS章
56F8300外设用户手册。
3.这是PLL设置被改变后，以确保可靠的操作所需的最短时间。
56F8345技术数据
初步
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