飞思卡尔半导体公司
电气性能曲线
t
R（ SI ）
V
DD
= 5.0 V
t
F（ SI ）
< 50纳秒
< 50纳秒
0.7 V
DD
5.0 V
50%
0.2 V
DD
SCLK
t
DLY （ LH ）
SO
C
L
= 200 pF的
0
V
0H
V
0L
V
0H
33291
SCLK
下
TEST
0.7 V
DD
SO
（低到高）
0.2 V
DD
SO
（高到低）
t
有效
0.7 V
DD
t
R（ SO ）
t
F（ SO ）
飞思卡尔半导体公司...
t
DLY （ HL ）
C
L
表示测试夹具和探头的总电容。
0.2 V
DD
V
0L
的SO （低到高）的内部条件，使得输出
CS低到高的转变使SO输出到高转
为低。
图3.有效数据延迟时间和
有效时间测试电路
图5.有效数据延迟时间和
有效的时间波形
t
R（ SI ）
V
DD
= 5.0 V
V
引体向上
= 2.5 V
t
F（ SI ）
< 50纳秒
90%
10%
t
SO （ EN ）
90%
10%
< 50纳秒
0.7 V
DD
CS
0.2 V
DD
5.0 V
0
33291
CS
下
TEST
R
L
= 1.0 k
SO
C
L
= 20 pF的
SO
（高到低）
t
SO （ DIS ）
V
三州
t
SO （ DIS ）
V
0H
t
SO （ EN ）
90%
t
SO （ DIS ）
SO
（低到高）
10%
V
三州
C
L
表示测试夹具和探头的总电容。
图4.启用和禁用时间测试电路
1. SO （高到低）的波形是内部条件，即SO输出
SO输出为低电平时，输出被禁止作为检测的结果，除了
电路故障与CS在高逻辑状态，例如负载开路。
2. SO（低到高）的波形是内部条件，使得SO输出
SO输出为高电平时，输出被禁止作为检测的结果，除了
电路故障与CS在高逻辑状态，例如缩短负载。
图6.启用和禁用时间波形
33291
10
摩托罗拉模拟
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