章
20.A/D
変換器
節／項
タイトル
ページ
631
変更内容（詳細はマニュアル参照）
ビット
50説明修正
20.2.3 A / D
コントロールレジスタ
（ ADCR ）
21.RAM
22.ROM
21.3.2
シングルチップモード
22.4.3
フラッシュメモリの動½モード
651
660
説明修正
図
22.3フラッシュメモリに関する状態遷移
修正
22.6.1
ブートモード
676
（3）ブートモード½用時の注意事項（e）
説明修正
22.10.1
ライタモードの設定
22.11
フラッシュメモリの書き込み／
消去時の注意
22.12
F- ZTAT
マイコンのマスク
只读存储器
化時の注意事項
23.ROM
23.4.2
ブロック図
688
700
注½加
（1）説明修正
702
½加
709
図
23.2フラッシュメモリのブロック図注
½加
23.4.3
フラッシュメモリの動½モード
710
図
23.3フラッシュメモリに関する状態遷移
修正
24.クロック発振器
24.1.1
ブロック図
24.9
クロック選択回路
753
763
771
781
図
24.1クロック発振器のブロック図修正
½加
表
25.3レジスタ構成注½加
表
25.4MSTP
ビットと内蔵周辺機½の対応
MSTP2
ビットモジュール½加
25.½消費電力状態
25.1.1
レジスタ構成
25.5.1
モジュールストップモード
25.10.1
サブアクティブモード
26.電気的特性
26.3.3交流
特性
788
844
説明修正
表
26.25
2
C
バスタイミングSCL ， SDA出
I
力立下がり時間½加
A.½令
A.1
½令セット一覧
925
表
A.1½令セット一覧表中の*½加と注の
½加
A.2
A.4
½令コード一覧
½令実行ステート数
934
950
表中の*と注½加
表
A.5½令実行状態（サイクル数）表中の*
と注½加
A.5
B.内部I / O
レジスタ
B.2
½令実行中のバス状態
レジスタ選択条件
958
975
表
A.6½令の実行状態表中の*と注½加
PCSR、SYSCR2
の
H8S/2144
シリーズ
レジスタ選択条件修正
975
アドレス
H'FF94、H'FF95
のレジスタ選択条
件修正
