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CY7C9689A
同步的UTOPIA定时和控制
（接收FIFO旁路）
当接收FIFO被旁路（ FIFOBYP为低电平）时，
CY7C9689A仍然必须被选择以使所述输出驱动器
为RXDATA总线。与接收FIFO旁路，
RXCLK成为在同步输出时钟运行
字符率。
当CE采样为低电平，并RXRST采样为高电平通过
RXCLK输出的上升沿，一个Rx_Match条件是
产生的。这Rx_Match情况一直持续到CE是
采样为高或RXRST是在上升沿采样低
的RXCLK 。
当一个Rx_Match （或Rx_RstMatch ）状态存在，
在RXEMPTY和RXFULL输出驱动器被启用。同
接收FIFO旁路，这些标志通常表示
非空的条件，但可能表明空，如果JK或LM
SYNC字符出现在输出寄存器和
接收丢弃策略是不0 。当Rx_Match （或
Rx_RstMatch ）状况不存在，这些相同的驱动程序
禁用（高阻） 。
的接收输出寄存器的选择状态进入
当一个Rx_Match状态存在，并RXEN过渡
从高电平变为低电平。一旦选定，接收输出
注册选择，直到RXEN遗体进行采样HIGH的
RXCLK输出的上升沿。在所选择的状态下，输出
驱动程序RXDATA输出使能，新的数据是
呈现给RXDATA总线上的每个时钟周期。
RXCLK
RXRST
CE
[46]
Rx_Match
RXEN
[46]
注意47
Rx_Selected
RXDATA / RXCMD
没有空
RXEMPTY
注意47
D1
没有空
D2
D3
图10.选择接收带有接收FIFO启用
连续选择
连续选择是选择的一种特殊形式而
不需要CE和TXEN或测序声明
RXEN选择设备进行数据传输。在这
连续选择模式下，行政长官和相关TXEN或
RXEN使能信号都必须为肯定时，该设备是
上电或复位时断言。只要这些
信号保持有效，该装置仍处于选中状态和数据
被接受，并提出在每个时钟周期。
注意：
该
使用连续的选择使得不可能重置
各自的内部FIFO ，或者访问串口地址
注册。
FIFO复位地址匹配
当CE和TXRST均为低电平，并且该条件是
由TXCLK ，一个Tx_RstMatch的上升沿采样
生成的条件。这Tx_RstMatch病情继续
直到CE或TXRST采样为高电平由上升沿
TXCLK 。当一个Tx_RstMatch （或Tx_Match ）条件是
目前， TXEMPTY和TXFULL输出驱动器
文件编号： 38-02020牧师* C
启用（就像在通常的Tx_Match条件）。当一个
Tx_RstMatch （或Tx_Match ）状况不存在，这些
同样的驱动器被禁用（高阻） 。发送FIFO复位
地址匹配显示在
图11 。
注意，虽然
TXRST保持低电平为一个以上的时钟周期，该
Tx_RstMatch不会因为CE信号不再
有效（低电平） 。
当CE和RXRST均为低电平，并且该条件是
由RXCLK ，一个Rx_RstMatch的上升沿采样
生成的条件。这Rx_RstMatch病情继续
直到CE或RXRST采样为高电平，在上升沿
RXCLK 。当一个Rx_RstMatch （或Rx_Match ）条件是
目前， RXEMPTY和RXFULL输出驱动器
启用。当一个Rx_RstMatch （或Rx_Match ）条件是
不存在，这些相同的驱动器被禁用（高阻） 。该
接收FIFO复位地址匹配将被显示在
图12 。
请注意，虽然在FIFO标志一直保持为多于
一个时钟周期，这是由于一个Rx_Match条件，而不是一个
延续Rx_RstMatch的。
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