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CY7C9689A
TXCLK
TXBISTEN
TXEMPTY
TXHALF
TXFULL
TXCMD [1 ：0]的
TXSC / D
TXDATA [9：0 ]
TXEN
REFCLK
低，使FIFO标志
启用TX BIST
开始TX BIST的
BIST
环
OUTA-
OUTB-
不在乎
CE
低，使VLTN读
忽略这些输出
错误
迫于BIST ，表明空
BIST
环
开始的RX
BIST等待
开启RX BIST
开始的RX
BIST比赛
RXEN
RXDATA [9：0 ]
RXSC / D
RXCMD [1 ：0]的
VLTN
RXEMPTY
RXHALF
RXFULL
RXBISTEN
RXCLK
CY7C9689A
INA-
INB-
A / B
高来选择A
图5.内建自测试插图
BIST使能输入
有独立的BIST使能输入的发射和
收到CY7C9689A的路径。这些投入都是活跃
低;即， BIST是在其各自的部分中启用
设备时，所述BIST使能输入被确定为是在一个
逻辑0电平。这两种BIST使能输入是异步的;即，
它们的CY7C9689A内是同步的内部
状态机。
BIST发送路径
与BIST发送路径操作由控制
TXBISTEN输入，将覆盖大多数其他投入（见
图5）。
当发送FIFO使能（不能绕过）
和TXBISTEN内部认可，从所有读取
发送FIFO暂停和BIST发生器
使测序了511字符的重复BIST
序列。如果发生在数据中间的识别
场，下面的数据是不是当时传送的，但是
留在发送FIFO 。一旦TXBISTEN信号
取出，在发送FIFO中的数据是再次供
传输。为了确保正确的数据处理的目的地
民族，发送主机控制器应该要么使用TXHALT
为了防止数据的传输在特定的界限，或允许
发送FIFO ，以实现BIST之前完全是空的。
随着发射BIST使能时，发送FIFO仍
可用于加载数据。它可以被写入到它的正常
而BIST操作发生的最大限制。为了让
除去从发送FIFO陈旧的数据，它也可以是
一个BIST操作过程中复位。在复位操作前进
如记录，与该异常的信息
呈现在TXEMPTY FIFO状态标志。由于该标志
用于展示BIST循环状态，它继续体现
的发射BIST循环状态的状态，直到TXBISTEN没有
再在内部的认可。复位的完成
操作仍然可以通过TXFULL FIFO进行监测
状态标志。
该TXEMPTY标志，用于发射BIST的进展时，
指示，继续反映高电平或低电平有效
由UTOPIA或级联时序模型确定设置
通过EXTFIFO选择;即，当配置为级联
定时模式， TXEMPTY和TXFULL FIFO标志
高电平有效，当配置为UTOPIA时序模型
该TXEMPTY和TXFULL FIFO标志是低电平有效。该
插图
图5
使用UTOPIA约定。
当TXBISTEN首次承认，该TXEMPTY标志
主频为复位状态，不管涉及国家
发送FIFO （如果CE为低或没有），但不被驱动出
除非行政长官已采样的部分有效（低电平） 。
在此之后，就通过BIST循环每完成传中，
该TXEMPTY标志被设置为1接口的时钟周期（ TXCLK
或REFCLK ） 。
该TXEMPTY标志保持到界面
处理和TXEMPTY的状态已经观察。如果
该设备不解决（ CE不低采样） ，旗
保持内部设置TXCLK的数目无关
被处理的时钟周期。如果设备状态不
轮询在足够定期，能够为主机
系统错过一个或多个这些BIST循环迹象。
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文件编号： 38-02020牧师* C
