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CY7C401/CY7C403
CY7C402/CY7C404
FIFO扩张
[13, 14, 15, 16, 17]
128 ×4的应用
[18]
转变
输入就绪
SI
IR
DI
0
DATA IN
DI
1
DI
2
DI
3
MR
OR
SO
DO
0
DO
1
DO
2
DO
3
SI
IR
DI
0
DI
1
DI
2
DI
3
MR
OR
SO
DO
0
DO
1
DO
2
DO
3
数据输出
输出就绪
移出
MR
C401–16
192 ×12应用
[19]
移出
IR
SO
SI
OR
DI
0
DO
0
DI
1
DO
1
DO
2
DI
2
DI
3
MR DO
3
综合
输入就绪
IR
SO
SI
OR
DI
0
DO
0
DI
1
DO
1
DO
2
DI
2
DI
3
MR DO
3
IR
SI
DI
0
DI
1
DI
2
DI
3
MR
SO
OR
DO
0
DO
1
DO
2
DO
3
IR
SO
SI
OR
DI
0
DO
0
DI
1
DO
1
DO
2
DI
2
DI
3
MR DO
3
IR
SI
DI
0
DI
1
DI
2
DI
3
MR
SO
OR
DO
0
DO
1
DO
2
DO
3
IR
SO
SI
OR
DI
0
DO
0
DI
1
DO
1
DO
2
DI
2
DI
3
MR DO
3
综合
输出就绪
转变
IR
SO
SI
OR
DI
0
DO
0
DI
1
DO
1
DO
2
DI
2
DI
3
MR DO
3
IR
SI
DI
0
DI
1
DI
2
DI
3
MR
SO
OR
DO
0
DO
1
DO
2
DO
3
IR
SO
SI
OR
DI
0
DO
0
DI
1
DO
1
DO
2
DI
2
DI
3
MR DO
3
MR
C401–17
注意事项：
13.当存储器是空的，最后一个字的读仍将对输出到主复位选通或一个新的数据字的气泡通过到输出端。
不过，还是会维持低位，表明在输出数据是无效的。
14.当输出数据改变为SO上一个脉冲的结果， OR信号总是变为低电平之前没有在输出数据的任何改变，并保持低
直到新的数据出现在输出端。时间段或为HIGH时，则在输出端有效，稳定的数据。
15.如果SO保持高电平，而存储器是空的，一个字被写入到所述输入端，该字将波及整个存储器的输出。还是会去HIGH
对于一个内部周期（至少吨
ORL
），然后再回降低。所存储的字留在输出端。如果更多的字写入FIFO ，
他们会排队的第一个字的后面，直到等都已经拉低将不会出现在输出端。
16.当主复位被拉低，将输出清零低， IR变为高电平，或变低。如果SI为高电平时，主复位变为高电平，
然后对输入的数据将被写入到存储器和IR将返回到低状态，直到SI被带到低电压。如果SI为低电平时，主复位
是结束，那么IR会高，但对输入的数据将不会进入内存中，直到SI变为高电平。
17.所有赛普拉斯的FIFO将级联其它赛普拉斯的FIFO 。然而，她们可以不级联与其他厂家的引脚兼容的FIFO 。
18. FIFO中可以很容易地级联，以任何所希望的深度。 FIFO的之间的握手和相关的定时是由所述固有的定时处理
设备。
19. FIFO的是可扩展的深度和宽度。然而，在形成更广泛的话两个外部门需要生成复合输入和输出做好准备
标志。这种需要是由于FIFO中延迟的变化。
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