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数据表
2000年3月
ORCA
OR3TP12 FPSC
嵌入式主机/目标PCI接口
PCI总线核心主控制器的详细说明
（续）
例如：主机写，单字交易
图3和图4示出了主机写的定时，一个32位数据字中，双端口FPGA的接口上
和四端口FPGA接口，分别为。在图3中，命令/地址段是由FPGA发起
申请认定主站地址使能（ maenn ） ，同时提供了主命令字上公交车
datafmf-
PGA 。
在下一时钟， FPGA应用提供的32位地址和结束命令/地址相
通过认定
mwlastcycn
为写入数据段。
输入数据的相位，
maenn
被拉高，
mwdataenn
被置位，并提供数据的一个有效的32位双字
在总线
datafmfpga 。
对一个32位PCI总线（ pci_64bit = 0），一个32位的转移， FPGA应用断言显
最终
mwlastcycn
在数据阶段期间的唯一时钟。被设置在第一次写入的数据字之后，
ma_fulln
云
活跃的指示法师会开始对PCI总线进行谈判。
为四端口模式（图4）时，命令/地址和写数据总线上传送的
MWDATA
在16位
段。该18位主站命令将保持不变，但在32位地址将被分成两个16位
与部件的最低位被首先转移。命令/地址段，需要三个时钟周期
（ maenn有效） ，并
mwlastcycn
将被置位的地址的最后或MSB部件上。
数据阶段还需要额外的时钟周期的32位写数据字通过总线传输
mwdata 。
类似于以上，在数据阶段将结合的无效输入
maenn
并断言
mwda-
taenn 。 mwlastcycn
将被拉高为初始的16位写数据字的LSB和断言为最终
16位的最高有效位部分。
在图5中，开始执行在PCI总线其示出了交易的与外部的目标的定时上。该
交易结果在正常完成。这是一个典型的PCI交易与远程目标，支持快
解码，并且协议和定时要求由PCI规范。
T0
T1
T2
T3
T4
T5
FCLK
m_ready
mstatecntr
ma_fulln
datafmfpga
maenn
mw_fulln
0
1
A
0
CMD
ADRS
D0
mwdataenn
mwlastcycn
5-7350(F)
图3.主写单（ FIFO接口，双端口）
朗讯科技公司
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