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数据表
2000年3月
ORCA
OR3TP12 FPSC
嵌入式主机/目标PCI接口
PCI总线核心主控制器
详细说明
（续）
写数据阶段
FPGA应用由开始的写入数据相
取消断言
maenn
并断言
mwdataenn 。
On
每一个时钟周期
mwdataenn
后，可将
FPGA应用将转移的写入数据，其相关
ated字节使能到主数据写入FIFO
（ 64个32位字; 32 64位字），通过总线
MWDATA
（四核端口模式）或
datafmfpga
（双端口
模式）。
mwdataenn
必须不被断言时
将数据写入FIFO已满（ mw_fulln断言） 。记
那
mw_fulln
可以更新在相同的时钟沿
as
mwdataenn
进行采样。
突发写入和单一的区别
访问是由提供
mwlastcycn
信号代替
用脉冲串长度。这允许FPGA应用
保持控制法师写的长度
爆裂。当
mwlastcycn
被置位，这个通知
写数据的末尾硕士FIFO接口
阶段。
mwlastcycn
将被拉高为每个数据
除了在公交车的最后一个元素的元素
MWDATA
（四核
端口模式）或
datafmfpga
（双端口模式） 。
mwlast-
cycn
整个单可继续有效（非
突发）主写。例如，执行单
在双端口模式的32位字传送，
mwlastcycn
在整个数据的相位将被置位，由于
最后一个数据相位是唯一的数据相位。请注意，如果
mwlastcycn
被置位，
mwdataenn
必须是
断言。
当执行一个突发主机写或在64位总线
（ pci_64bit = 1），将写数据从传送
FPGA的应用程序在64位地址bound-对齐
白羊，这可能需要写数据填充到prop-
erly填充/对齐的写入数据的FIFO 。对于转移出发
在奇数的32位PCI地址（ ad2的= 1） ，这将需要
在写的开始的32位的填充数据字
数据阶段。 FIFO的填充是通过传输完成
理想用于其字节数据字能释放。在
64位传送，该填充字将是发生在一个
32位段，其字节使能拉高，
外部目标将忽略它。对于32位宽的数据
转移，这种填充字将被忽略，而不是
传送到PCI总线。
有关32位总线单个32位交易
（ pci_64bit = 0 ） ，法师FIFO接口将执行
适当的数据对准。只有FPGA应用
需要在传输有效的32位数据字
数据阶段。
FIFO满/几乎满
当主数据写入FIFO包含四个或
较少的64位空位置，法师FIFO接口
断言
mw_afulln ，
几乎全指标。这
允许在FPGA中的反应存在一定的延迟
而不用担心过量填充FIFO。当所有地点
在主数据写入FIFO满，法师FIFO
接口断言
mw_fulln ，
FIFO的满标志。
因为数据可同时写入和读出
从主写FIFO ，既
mw_afulln
和
mw_fulln
可以在任一方向的多个改变状态
次中的突发传输的过程。
大师写保持
信号
mwpcihold
可以断言来延迟
硕士写操作的开始，即，
REQN
置，直到一个更大的数据量是在可用的
该写数据的FIFO 。正常情况下，主写操作
化将开始后的第一次写入数据字
由主FIFO接口接收。而
mwpci-
HOLD
处于激活状态，写入数据可以从被转移
FPGA应用到写FIFO中。当中，主机
器写入FIFO中已满或
mwpcihold
是被拉高
牢固插入，法师写操作将开始在PCI
公交车（ reqn断言） 。
mwpcihold
应被撤消
至少两个
pciclks
前
mwlastcycn
被置位，
其指示写入数据段的结束。
使用此信号可导致更有效地利用
PCI总线带宽造成整个缓冲区的内容
要突发，没有等待状态，之后PCI总线
声称。
等待状态
法师将不插入等待状态变成写反
FER ，只要主写数据FIFO非空。
如果主数据写入FIFO之前变空
mwlastcycn
有人断言由FPGA的应用，
等待状态将被插入到更多的写数据是亲
vided或外部目标断开。如果FPGA
应用程序不能提供后续的数据传送到
中八大师写数据FIFO
PCICLK
期间，它
建议通过断言来结束数据相
mwlastcycn
和
mwdataenn ，
连同一个有效数据
字，以避免过多的等待状态插入。
朗讯科技公司
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