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25.0.2
计时表
表45输出信号
符号图
TCLK
a
t
CLKH
t
CLKL
t
CLKR
t
CLKF
t
COv1
77
77
77
77
77
描述
CLK时钟周期
CLK高电平时间
CLK低的时间
CLK上升时间R.E. CLK
CLK下降时间上F.E. CLK
CMOS输出有效
所有信号与道具。从CLK延迟
R.E.
参考
R.E. CLK到明年R.E. CLK
在2.0V
（双边沿）
在0.8V
（双边沿）
0.8V至2.0V
2.0V至0.8V
R.E.后CLK
敏（ NS ）最大（ NS ）
43.4
17.3
17.3
3
3
35
64000
a
USART输出信号
t
TXD
84
TXDN输出有效
R.E.后CLKXn
MICROWIRE / SPI输出信号
t
MSKh
t
MSKl
86
86
86
t
MSKp
87
t
MSKd
t
多自由度
t
MDOH
t
MDOnf
t
MDOV
86
86
86
90
86
MSK前沿延迟（主
只）
MICROWIRE数据浮动
b
（奴隶只）
MICROWIRE数据输出保持
MICROWIRE时钟高
MICROWIRE时钟低
MICROWIRE时钟周期
在2.0V （两边）
在0.8V （两边）
MnIDL位= 0 ： R.E. MSK下一R.E.
MSKn
MnIDL位= 1 ： F.E. MSK下一F.E.
MSKn
数据输出第7位有效
R.E.后MCSn
普通模式： F.E. MSK后
备用模式： R.E.后MSK
MICROWIRE数据无浮（只从） FE MWCS后
MICROWIRE数据输出有效
MDODI到MDIDO
（奴隶只）
普通模式： F.E. MSK后
备用模式： R.E.后MSK
传播时间
值在所有时钟模式相同
该MICROWIRE
CAN输出信号
t
CANTX
CANTX输出有效
R.E.后CLKXn
ACCESS总线输出信号
t
蟾蜍
t
CSTOso
t
CSTRho
t
CSTRso
t
DHCso
t
DLCso
t
SCLfo
89
89
89
90
90
89
88
停止和启动之间的总线空闲时间
条件
SCL建立时间
SCL保持时间
SCL建立时间
高数据建立时间
低数据建立时间
SCL信号的下降时间
停止条件之前，
启动条件之后
启动条件结束前
SCL R.E.前
SCL R.E.前
t
SCLhigho
t
SCLhigho
t
SCLhigho
t
SCLhigho
t
SCLhigho
-t
SDAro
t
SCLhigho
-t
SDAfo
300
c
13
80
80
35
200
0.5 t
MSK
1.5 t
MSK
56
0.0
0
56
56
t
MITOp
90
56
149
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