CY7B9234
CY7B9334
耐受性是V
IN
= V
CC
和最低的低电平输入信号，可以是间
preted正确的是V
IN
= GND + 2.0V 。
PECL ， TTL转换器
政府间谈判机构（ INB + ）输入和SI （ INB- ）输入的功能
由上所述SO输出管脚的连接来定义。如果
PECL / TTL转换功能不是必需的，在SO输出是
连接到V
CC
。传感器电路将检测到这种连接和原因
的输入变得INB ± （一个差分线路接收器串行数据
输入）。如果PECL / TTL转换功能是必需的，则SO
输出端连接到它的正常的TTL负载（通常是一个或多个
TTL输入，但没有上拉电阻）和INB +输入变得INB
（单端ECL 100K时，串行数据输入端）和INB-输入
成为SI （单端， ECL 100K状态输入） 。
这种积极的参考PECL至TTL转换器提供给
消除一个PECL光纤接口之间的外部逻辑
模块“载波检测”输出与TTL输入的控制
逻辑。输入阈值是100K ECL电平兼容
（+ 5V参考） 。它也可以被用来作为所述线路状况的部分
电线连接的系统指示逻辑。
时钟同步
时钟同步功能由执行
嵌入的锁相环（PLL），用于跟踪频率
所述呼入比特流的并对齐其内部的相
位速率时钟的串行数据的转换。该模块包含
逻辑以将数据从移位器传送到解码
每个字节注册一次。控制该计数器
传送由成帧器逻辑初始化。 CKR是一个缓冲
输出从位计数器导出用于控制所述解码
寄存器和输出寄存器传输。
时钟输出逻辑被设计成使得重定结构的原因，当
计数器序列被打断，所述周期和脉冲
宽度九龙干线的决不会少于正常。重新定义可
伸CKR的周期高达90 ％ ，并且任一CKR脉冲
宽高或脉冲宽度低可被拉伸，
根据当的重构发生。
该REFCLK输入提供一个字节速率的参考频率
提高PLL采集时间，并限制解锁频率
中九龙干线的短途旅行的时候没有数据存在于串行
输入。 REFCLK的频率需要为内
±0.1%
时钟驱动发射机的频率的
CKW引脚。
成帧器
成帧器逻辑检查传入比特流的图案
定义该字节边界。该组合逻辑过滤器
查找定义为一个特殊字符的X3.230符号
逗号（ K28.5 ） 。当它被发现时，自由运行计数器位
在时钟同步块同步重置
它的初始状态，从而正确地制定了正确的数据
字节边界。
发生在串行数据的随机误差可能会损坏一些
数据模式成位图案相同一的K28.5 ，因此
造成错误的数据帧错误。 RF输入防止
这期间，通过抑制时间重新规划时，正常的消息
数据是否存在。当射频保持低电平时， SMPTE的HOTLink
接收方将反序列化的输入数据，但不尝试
重构数据传入模式。当RF升高时， RDY
将禁止直到一个K28.5已经检测到，在这之后，RDY
将恢复其正常功能。而RF是高电平时，它可能是
一个错误可能会导致misframing ，之后所有的数据将被
损坏。同样地，一个K28.7接着D11.x ， D20.x或SVS
（ C0.7 ），接着D11.x将创建别名K28.5字符和
导致错误的帧。这些序列必须避免同时
射频为HIGH 。
如果RF保持高电平大于2048字节，成帧器
转换为双字节取景，需要两个K28.5
在5个字节相同的字节边界对齐上字符
为了重构。双字节成帧大大降低了
错误地重新定义一个别名可能K28.5
字符。
移
该转换器接收来自串行数据输入串行输入
一位在同一时间，作为时钟源的时钟同步
逻辑。的数据传送到每个位上成帧器，并且向
解码每字节注册一次。
解码注册
译码寄存器接受每一次从移位数据
由逻辑时钟同步所确定的字节
块。它呈现给解码器和保持，直到它是反
ferred输出锁存器。
解码器
并行数据从ANSI指定X3.230转化
8B / 10B编码回在解码器“原始数据” 。此块
采用在有效数据显示的标准解码器模式
人物和有效的特殊字符代码和
该数据表的序列部分。数据模式是
在SC / D输出和特殊字符信号由低
模式是通过在SC / D输出一个高电平信号。未使用
图案或极性错误是由高，对信号的错误
RVS输出并通过具体的特殊的字符代码。
输出寄存器
输出寄存器保存恢复数据（Q
0
7
， SC / D和
RVS ）中，用回收的字节时钟（ CKR ）对齐的。这
同步确保适当的定时以匹配FIFO接口或
其他逻辑，需要无故障和指定的输出行为。
输出与CKR的上升沿同步变化。
在BIST模式下，该寄存器变为签名图案
发生器和校验器通过逻辑将自己变成一个
线性反馈移位寄存器（ LFSR ）图形发生器。
当启用时，该线性反馈移位寄存器将产生一个511字节的序列
包括所有的数据和特殊字符代码，其中包括
明确违反符号。
此模式提供了一种
可预测的，但伪随机序列，该序列可以是
匹配到相同的LFSR中的发射器。当
同步时，它检查每个字节中，每个解码器
字节的线性反馈移位寄存器产生，并显示在RVS的错误。
由线性反馈移位寄存器产生的图案是经过比较
缓冲至输出管脚，然后反馈到中选择比较
ators ，使整个的测试接收功能。
在BIST模式中，线性反馈移位寄存器是由第一次出现的初始化
发送BIST循环起始码D0.0 （ D0.0只发送
一旦每BIST循环）。一旦所述BIST循环已经启动，
RVS就高了的模式不匹配
接收序列和所述内部生成的序列。
编码规则违规或发生的运行不一致错误
所述BIST循环的一部分，不会引起错误指示。 RDY
将脉冲高电平一次每BIST环，并且可以被用于检查测试
模式的进步。接收器BIST发生器可重新初始化
通过留下并重新进入BIST模式。
测试逻辑
测试逻辑包括初始化和控制的内置
自测试（ BIST ）发生器，复用器测试模式时钟
分布，以及控制逻辑，用于在解码器。测试逻辑
在更详细的CY7B9334 SMPTE的HOTLink讨论
接收机工作模式说明。
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文件编号： 38-02014修订版**
