CDCE706
www.ti.com
SCAS815A - 2005年10月 - 修订2005年10月
VCO旁路
PLLx
输入时钟
9位分频器M
1 .. 511
12位分频器
1 .. 4095
PFD
滤波器
VCO
SSC
（仅PLL2 ）
MUX
PLL输出
SSC输出
（仅PLL2 ）
程序设计
图13. PLL架构
所有这三个锁相环是专为最简单的配置。用户只需要定义的输入和输出
频率或除法（ M，N， P）的设定分别。所有其他参数，诸如电荷泵电流，滤波器
元件，相位裕度，或者环路带宽控制和由该装置本身设置的。这保证了优化
抖动衰减和环路稳定性。
分频器M和除法内部操作的小数分频器对于f
VCO
高达250兆赫。这让分数
分频比的零PPM输出时钟误差。
在案件的F
VCO
> 250兆赫时，建议的N / M只有所使用的整数因子。
为优化抖动性能，保持分频器m都是越小越好。此外，小数分频概念
需要PPL分频器的配置，男
≤
N（或N / M
≥
1).
此外，每个PLL支持两个旁路选项：
PLL旁路和
VCO旁路
在PLL旁路模式下，PLL完全被旁路，使得输入时钟被直接切换到
输出开关-A （的字节9-12 SWAPxx ） 。在VCO的旁通模式中，各个锁相环的唯一VCO的是
通过设置PLLxMUX 1旁路（位[ 7 ： 5 ]字节3 ） 。但是分频器还在原地是可用并扩展输出
分压器由附加的9位。这给出= 511一M× P总分频器范围
×
127 = 64897.在VCO旁路模式
相应的PLL模块掉电，最大限度地减少电流消耗。
表3.示例除，乘，绕道运行
功能
部分的
(2)
整
因素
(3)
VCO旁路
(1)
(2)
(3)
方程
(1)
f
OUT
= f
IN
×（ N / M） / P
f
OUT
= f
IN
×（ N / M） / P
f
OUT
= f
IN
/ （一M× P）的
f
IN
[兆赫]
30.72
27
30.72
f
OUT-所需
[兆赫]
155.52
270
0.06
f
OUT-实际
[兆赫]
155.52
270
0.06
分频器
M
16
1
8
N
81
10
—
P
1
1
64
N / M
5.0625
10
—
155.52
270
—
f
VCO
[兆赫]
P-分频器输出开关矩阵的被包括在计算中。
小数运算求f
VCO
≤
250兆赫。
整数运算求f
VCO
> 250兆赫。
扩频时钟和降低EMI
除了基本的锁相环功能， PLL2支持扩频时钟（SSC ）为好。因此， PLL 2
提供两个输出，一个SSC的输出和一个非SSC的输出。两个输出可以并行地使用。平均
中心传播的SSC调制的信号的相位相等的非调制的输入频率信号的相位。
SSC是选中的输出开关-A （ SWAPxx字节9 12） 。
21
产品预览
该PLL支持正常速度模式（ 80 MHz的
≤
f
VCO
≤
167兆赫）和高速模式（150兆赫
≤
f
VCO
≤
300
兆赫），它可以通过PLLxFVCO （被选择的位[7：5 ]字节6 ） 。相应的速度选项，可获得稳定
操作和最低的抖动。
