TMS320C6711 ， TMS320C6711B ， TMS320C6711C ， TMS320C6711D
浮点数字信号处理器
SPRS088L
1999年2月
经修订的2004年5月
多通道缓冲串行端口时序
为McBSP的时序要求
（参见图50） [ C6711 ]
号
2
3
5
6
7
8
10
11
t
C（ CKRX ）
t
W（ CKRX ）
t
SU（ FRH - CKRL ）
t
H（ CKRL - FRH ）
t
SU（ DRV- CKRL ）
t
H（ CKRL - DRV ）
t
SU（ FXH - CKXL ）
t
H（ CKXL - FXH ）
周期时间， CLKR / X
脉冲持续时间， CLKR / X高或CLKR / X低
建立时间前CLKR低外部FSR高
时间，
CLKR低后保持时间外部FSR高
时间，
建立时间DR前CLKR低有效
时间，
保持时间DR CLKR低后有效
时间，
前CLKX低设置时间外部FSX高
时间，
CLKX低后保持时间外部FSX高
时间，
CLKR / X EXT
CLKR / X EXT
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKX INT
CLKX分机
CLKX INT
CLKX分机
C6711-100
C6711-150
民
2P
§
0.5t
C（ CKRX ）
1
20
1
6
3
22
3
3
4
23
1
6
3
最大
ns
ns
ns
ns
ns
ns
ns
ns
单位
为McBSP的时序要求
（参见图50） [ C6711B ]
号
C6711B-100
C6711B-150
C6711BGFNA-100
民
2
3
5
6
7
8
10
11
单位
最大
ns
ns
ns
ns
ns
ns
ns
ns
t
C（ CKRX ）
t
W（ CKRX ）
t
SU（ FRH - CKRL ）
t
H（ CKRL - FRH ）
t
SU（ DRV- CKRL ）
t
H（ CKRL - DRV ）
t
SU（ FXH - CKXL ）
t
H（ CKXL - FXH ）
周期时间， CLKR / X
脉冲持续时间， CLKR / X高或CLKR / X低
建立时间前CLKR低外部FSR高
时间，
CLKR低后保持时间外部FSR高
时间，
建立时间DR前CLKR低有效
时间，
保持时间DR CLKR低后有效
时间，
前CLKX低设置时间外部FSX高
时间，
CLKX低后保持时间外部FSX高
时间，
CLKR / X EXT
CLKR / X EXT
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKX INT
CLKX分机
CLKX INT
CLKX分机
2P
§
0.5t
C（ CKRX ）
1
20
1
6
5
22
3
3
5
23
1
6
3
CLKRP = CLKXP = FSRP = FSXP = 0。如果任何信号的极性反转，然后该信号的定时基准，也反转。
P = 1 / CPU时钟频率纳秒。例如，在250 MHz的运行部件时，使用P = 4纳秒。
§
最低CLKR / X周期的两倍CPU周期时间（ 2P ） 。这意味着它们的最大位速率为McBSP的之间的通信
和其他设备是75 Mbps的150 MHz的CPU时钟或50 Mbps的100 MHz的CPU时钟;其中McBSP的是无论是主机或从机。
必须小心，以确保此数据表中指定的AC时序得到满足。的最大位速率为McBSP的到McBSP的
通信是33 Mbps的;因此，最小CLKR / X的时钟周期可以是两倍的CPU周期时间（2P） ，或30纳秒（33兆赫） ，取
值较大。例如，在150兆赫（P = 6.7纳秒）的运动部件时，可使用33纳秒的最低CLKR / X的时钟周期（通过设置适当的
CLKGDV比例或外部时钟源） 。当在60兆赫（ P = 16.67纳秒）的运动部件，使用2P = 33纳秒（ 30 MHz）的为最低CLKR / X时钟
周期。最大比特率的多通道缓冲串口到多通道缓冲串口通信应用的时候串口时钟和帧同步信号的主站（与
CLKR相连CLKX ， FSR连接到FSX ， CLKXM = FSXM = 1，和CLKRM = FSRM = 0）中的数据延迟1或2方式（R / XDATDLY =
01B或10B）和其它设备的多通道缓冲串口通信，是一个奴隶。
邮政信箱1443
休斯敦，得克萨斯州77251-1443
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