TMS320C6711 ， TMS320C6711B ， TMS320C6711C ， TMS320C6711D
浮点数字信号处理器
SPRS088L
1999年2月
经修订的2004年5月
多通道缓冲串行端口时序（续）
为McBSP的时序要求
（参见图50） [ C6711C / C6711D ]
号
GDPA-167
200
250
(6711D)
民
2
3
5
6
7
8
10
11
单位
最大
ns
ns
ns
ns
ns
ns
ns
ns
t
C（ CKRX ）
t
W（ CKRX ）
t
SU（ FRH - CKRL ）
t
H（ CKRL - FRH ）
t
SU（ DRV- CKRL ）
t
H（ CKRL - DRV ）
t
SU（ FXH - CKXL ）
t
H（ CKXL - FXH ）
周期时间， CLKR / X
脉冲持续时间， CLKR / X高或CLKR / X低
建立时间前CLKR低外部FSR高
时间，
CLKR低后保持时间外部FSR高
时间，
建立时间DR前CLKR低有效
时间，
保持时间DR CLKR低后有效
时间，
前CLKX低设置时间外部FSX高
时间，
CLKX低后保持时间外部FSX高
时间，
CLKR / X EXT
CLKR / X EXT
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKX INT
CLKX分机
CLKX INT
CLKX分机
2P
§
0.5 * t
C（ CKRX ）
1
9
1
6
3
8
0
3
4
9
1
6
3
CLKRP = CLKXP = FSRP = FSXP = 0。如果任何信号的极性反转，然后该信号的定时基准，也反转。
P = 1 / CPU时钟频率纳秒。例如，在250 MHz的运行部件时，使用P = 4纳秒。
§
最低CLKR / X周期的两倍CPU周期时间（ 2P ），而不是速度超过75 Mbps的（ 13.3纳秒） 。这意味着它们的最大位速率为
McBSP的和其他设备之间的通信是75 Mbps的167 - MHz和200 MHz的CPU时钟或50 Mbps的100 - MHz的CPU时钟;
其中McBSP的是无论是主机或从机。必须小心，以确保此数据表中指定的AC时序得到满足。该
最大比特率的McBSP到McBSP的通信是67 Mbps的;因此，最小CLKR / X的时钟周期可以是在CPU周期的两倍
时间（2P） ，或15纳秒（ 67兆赫） ，取其值是较大的。例如，在167兆赫（p = 6纳秒）的运动部件时，可使用15纳秒的最低
CLKR / X的时钟周期（通过设置适当的CLKGDV比率或外部时钟源） 。当在60兆赫（ P = 16.67纳秒）的运动部件，使用2P =
33毫微秒（30兆赫）作为最小CLKR / X的时钟周期。的最大位速率为McBSP的到McBSP的通信适用于当串行端口
是时钟和帧同步的主站（与CLKR连接到CLKX ， FSR连接到FSX ， CLKXM = FSXM = 1， CLKRM = FSRM = 0 ）
数据延迟1或2模式（ R / XDATDLY = 01B或10B ）和其它设备的多通道缓冲串口通信，是一个奴隶。
此参数适用于最大McBSP的频率。操作串行时钟（ CLKR / X） ，在合理范围内的40/60占空比。
104
邮政信箱1443
休斯敦，得克萨斯州77251-1443
