TMS320C6711 ， TMS320C6711B ， TMS320C6711C ， TMS320C6711D
浮点数字信号处理器
SPRS088L
1999年2月
经修订的2004年5月
PLL和PLL控制器[ C6711C / C6711D只有] （续）
PLL的复位时间是复位锁相环（写入PLLRST = 1）时所需要的等待时间的量，为了
为PLL正确复位，使PLL复位之前（写PLLRST = 0 ） 。对于PLL复位时间
值，见表31。 PLL锁定时间是指从量时PLLRST = 0 PLLEN = 0 （ PLL
复位后，但仍旁路）时PLLEN位可以安全地修改为“ 1 ” （从旁路切换到
锁相环路） ，见表31和图10所示。
在一些操作条件下，最大PLL锁定时间可以从指定的典型值而变化。为
PLL的锁定时间值，见表31 。
表31. PLL锁定和复位时间（ C6711C / C6711D只）
民
PLL锁定时间
PLL复位时间
125
典型值
75
最大
187.5
单位
s
ns
表32示出了C6711C / C6711D设备的CLKOUT信号，它们是如何衍生的和由什么寄存器
控制位，并且默认设置。关于PLL的详细信息，请参阅PLL和时钟发生器逻辑
图（图10）。
表32. CLKOUT信号，默认设置和控制
时钟输出
信号名称
CLKOUT2
CLKOUT3
默认设置
（启用或禁用）
（启用）
（启用）
（启用） ;
从SYSCLK3衍生
控制
位（S ） （注册）
D2EN = 1（ PLLDIV2 。 [15]）
CK2EN = 1 （EMIF GBLCTL 。 [3]）
OD1EN = 1（ OSCDIV1 。 [15]）
EKSRC = 0（ DEVCFG 。 [4]）
EKEN = 1 （EMIF GBLCTL 。 [5]）
描述
SYSCLK2选择[默认]
从CLKIN衍生
SYSCLK3选择[默认] 。
ECLKOUT
要选择ECLKIN源：
EKSRC = 1（ DEVCFG 。 [4]）和
EKEN = 1 （EMIF GBLCTL 。 [5]）
该输入时钟是直接可用作为内部高频时钟源可以由被分频
一个可编程分频器OSCDIV1 （ / 1 /2， / 3，...， / 32）和输出上的CLKOUT3销为系统中的其他用途。
图10示出了输入时钟源可以通过分频器PLLDIV0 （ / 1 /2 ，......， / 32） ，然后进行分频
乘以由4倍， X5，X6的一个因素，并以此类推，直到到X25 。
任一输入时钟（ PLLEN = 0）或PLL输出（ PLLEN = 1），然后作为高频率基准
时钟为DSP系统的其余部分。 DSP核心时钟，外围总线时钟，并且将EMIF时钟可
从该高频时钟（每一个独特的分频器）分割下来。例如，具有40MHz的输入，
如果PLL的输出被配置为400 MHz时， DSP核可以在200兆赫（ / 2）进行操作，而将EMIF可
被配置成在75兆赫（ / 6）的速率进行操作。请注意，有一个特定的最小和最大基准
时钟（ PLLREF ）和输出时钟（ PLLOUT ）为在图10中标记的锁相环，以及对DSP内核的块，
外围总线和EMIF 。时钟发生器不能配置为超过任何这些约束
（外部时钟输入，内部分隔的某些组合，和PLL乘以比率可能不支持） 。
参见表33，用于PLL的时钟输入和输出频率范围。
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休斯敦，得克萨斯州77251-1443
