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TMS320C6701
浮点数字信号处理器
SPRS067F
1998年5月
修订后的2004年3月
同步DRAM TIMING
定时同步DRAM周期的要求（见图20）
号
C6701-120
C6701-150
C6701-167
民
7
8
t
SU（ EDV - SDCLKH ）
t
H（ SDCLKH - EDV ）
建立时间，读EDX SDCLK高前有效
保持时间， SDCLK高后读EDX有效
1.8
3
最大
ns
ns
单位
支持同步DRAM周期的开关特性
（参见图20-图25）
号
1
2
3
4
5
6
9
10
11
12
13
14
15
16
17
18
参数
t
俄勒冈州立大学（ CEV - SDCLKH ）
t
哦（ SDCLKH - CEV ）
t
俄勒冈州立大学（ BEV - SDCLKH ）
t
哦（ SDCLKH - BEIV ）
t
俄勒冈州立大学（ EAV - SDCLKH ）
t
哦（ SDCLKH - EAIV ）
t
俄勒冈州立大学（ SDCAS - SDCLKH ）
t
哦（ SDCLKH - SDCAS ）
t
俄勒冈州立大学（ EDV - SDCLKH ）
t
哦（ SDCLKH - EDIV ）
t
俄勒冈州立大学（ SDWE - SDCLKH ）
t
哦（ SDCLKH - SDWE ）
t
osu(SDA10V-SDCLKH)
t
oh(SDCLKH-SDA10IV)
t
俄勒冈州立大学（ SDRAS - SDCLKH ）
t
哦（ SDCLKH - SDRAS ）
输出设置时间， CEX SDCLK高前有效
输出保持时间， CEX后SDCLK高有效
输出建立时间，的BEx SDCLK高前有效
输出保持时间， SDCLK高后的BEx无效
输出设置时间， EAX SDCLK高前有效
输出保持时间， SDCLK高后EAX无效
输出设置时间， SDCAS SDCLK高前有效
输出保持时间， SDCAS后SDCLK高有效
输出设置时间， EDX SDCLK高前有效
输出保持时间， SDCLK高后EDX无效
输出设置时间， SDWE SDCLK高前有效
输出保持时间， SDWE SDCLK高后有效
输出设置时间， SDA10 SDCLK高前有效
输出保持时间， SDA10 SDCLK高后无效
输出建立时间，高SDCLK前SDRAS有效
输出保持时间， SDCLK高后SDRAS有效
C6701-120
民
1.5P
4
0.5P
1.9
1.5P
4
0.5P
1.9
1.5P
4
0.5P
1.9
1.5P
4
0.5P
1.9
1.5P
4
0.5P
1.9
1.5P
4
0.5P
1.9
1.5P
4
0.5P
1.9
1.5P
4
0.5P
1.9
最大
C6701-150
C6701-167
民
1.5P
4
0.5P
1.5
1.5P
4
0.5P
1.5
1.5P
4
0.5P
1.5
1.5P
4
0.5P
1.5
1.5P
4
0.5P
1.5
1.5P
4
0.5P
1.5
1.5P
4
0.5P
1.5
1.5P
4
0.5P
1.5
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
当使用了PLL （ CLKMODE ×4） ，P = 1 / CPU的时钟频率，单位：ns 。例如，在167 MHz的运行部件时，使用P = 6纳秒。
对于CLKMODE X1 ：
1.5P = P + PH值，其中P = 1 / CPU的时钟频率，并且CLKIN高的PH值=脉冲持续时间。
0.5P = PL ，其中PL =脉冲CLKIN低的持续时间。
邮政信箱1443
休斯敦，得克萨斯州77251-1443
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