位置：首页 > IC型号导航 > 首字符T型号页 > 首字符T的型号第754页 > TMS320C6701GJC > TMS320C6701GJC PDF资料 > TMS320C6701GJC PDF资料2第37页
TMS320C6701
浮点数字信号处理器
SPRS067F
1998年5月
修订后的2004年3月
同步BURST内存时序
定时为同步猝发SRAM周期（全率SSCLK ）的要求（见图16）
号
7
8
t
SU（ EDV - SSCLKH ）
t
H（ SSCLKH - EDV ）
建立时间， SSCLK高前阅读EDX有效
保持时间，后SSCLK高读取EDX有效
’C6701-120
民
2.0
2.9
最大
C6701-150
C6701-167
民
2.0
2.1
最大
ns
ns
单位
切换同步突发SRAM周期特性
（全速率SSCLK ）
（参见图16和图17）
号
1
2
3
4
5
6
9
10
11
12
13
14
15
16
参数
t
俄勒冈州立大学（ CEV - SSCLKH ）
t
哦（ SSCLKH - CEV ）
t
俄勒冈州立大学（ BEV - SSCLKH ）
t
哦（ SSCLKH - BEIV ）
t
俄勒冈州立大学（ EAV - SSCLKH ）
t
哦（ SSCLKH - EAIV ）
t
俄勒冈州立大学（ ADSV - SSCLKH ）
t
哦（ SSCLKH - ADSV ）
t
俄勒冈州立大学（ OEV - SSCLKH ）
t
哦（ SSCLKH - OEV ）
t
俄勒冈州立大学（ EDV - SSCLKH ）
t
哦（ SSCLKH - EDIV ）
t
俄勒冈州立大学（ WEV - SSCLKH ）
t
哦（ SSCLKH - WEV ）
输出设置时间， CEX前SSCLK高有效
输出保持时间， CEX后SSCLK高有效
输出建立时间，的BEx前SSCLK高有效
输出保持时间，后SSCLK高的BEx无效
输出设置时间， EAX前SSCLK高有效
输出保持时间，后SSCLK高EAX无效
输出设置时间， SSCLK高前SSADS有效
输出保持时间， SSCLK高后SSADS有效
输出设置时间， SSOE前SSCLK高有效
输出保持时间， SSOE后SSCLK高有效
输出设置时间， EDX前SSCLK高有效
输出保持时间，后SSCLK高EDX无效
输出设置时间， SSWE前SSCLK高有效
输出保持时间， SSWE后SSCLK高有效
’C6701-120
民
0.5P
1.3
0.5P
2.9
0.5P
1.3
0.5P
2.9
0.5P
1.3
0.5P
2.9
0.5P
1.3
0.5P
2.9
0.5P
1.3
0.5P
2.9
0.5P
1.3
0.5P
2.9
0.5P
1.3
0.5P
2.9
最大
C6701-150
C6701-167
民
0.5P
1.3
0.5P
2.3
0.5P
1.6
0.5P
2.3
0.5P
1.7
0.5P
2.3
0.5P
1.3
0.5P
2.3
0.5P
1.3
0.5P
2.3
0.5P
1.3
0.5P
2.3
0.5P
1.3
0.5P
2.3
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
当使用了PLL （ CLKMODE ×4） ，P = 1 / CPU的时钟频率，单位：ns 。例如，在167 MHz的运行部件时，使用P = 6纳秒。
对于CLKMODE ×1 ， 0.5P被定义为对于所有输出的建立时间的PH （CLKIN高的脉冲持续时间） ; 0.5P被定义为CLKIN的PL （脉冲持续时间
低）的所有输出保持时间。
邮政信箱1443
休斯敦，得克萨斯州77251-1443
37
