位置：首页 > IC型号导航 > 首字符O型号页 > 首字符O的型号第195页 > OR2C08A-2J84 > OR2C08A-2J84 PDF资料 > OR2C08A-2J84 PDF资料1第151页
数据表
1999年6月
ORCA
2系列的FPGA
时序特性
（续）
表43B 。 OR2TxxB全局时钟到输出延迟（引脚到引脚） - 输出在器件的同一侧
时钟引脚
OR2TxxB商业： V
DD
= 3.0 V至3.6 V ， 0 ℃，
≤
T
A
≤
70 °C;
工业： V
DD
= 3.0 V至3.6 V ， -40°C
≤
T
A
≤
+85 °C; C
L
= 50 pF的。
描述
(T
J
= 85°C ，V
DD
=分钟）
CLK输入引脚
→
输出引脚
（快）
CLK输入引脚
→
输出引脚
（ Slewlim ）
CLK输入引脚
→
输出引脚
（ Sinklim ）
速度
设备
民
OR2T15B
OR2T40B
OR2T15B
OR2T40B
OR2T15B
OR2T40B
—
—
—
—
—
—
-7
最大
7.3
7.5
8.2
8.4
12.9
13.1
民
—
—
—
—
—
—
-8
最大
6.6
6.6
7.4
7.6
12.1
12.3
ns
ns
ns
ns
ns
ns
单位
注意事项：
从引脚到引脚的时序信息
ORCA
代工版本9.2及更高版本比此表更准确。对于早期版本的
ORCA
铸造，
应使用所报告的结果，此表中的管脚到管脚定时参数代替
ORCA
代工。
该时钟延迟是使用主时钟网络完全路由时钟树。它包括输入缓冲器的延迟，时钟路由到
PFU的CLK输入，所述FF的时钟→ Q，并通过输出缓冲器的延迟。的延迟将降低，如果任何的时钟分支是不
使用。在给定的定时要求输入时钟引脚可以位于在装置的任何一侧的四个中心的PIC中的一个，而直接
FF → I / O路径中。
如果时钟引脚不位于四个中心的PIC中的一个，该延迟必须增加至以下量：
OR2T15B = 5.7 ％ ， OR2T40B = 12.5 ％ 。
D
Q
OUTPUT （ 50 pF负载）
CLK
5-4846(F)
图62.全局时钟到输出延迟
朗讯科技公司
151
