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ORCA
2系列的FPGA
数据表
1999年6月
工作电压（ 4.75 V的OR2CxxA商业
设备和3.0 V的OR2TxxA / B设备） 。
在初始化结束时，默认CON组fi guration
选择是， CON组fi guration RAM被写入到一个低
状态。这样可以防止到CON组fi guration之前短裤。作为
配置选项，所述第一配置后（即，在
重配置），则用户可以重新配置，而不
清除内部CON组fi guration RAM科幻RST 。
低电平有效，漏极开路初始化信号INIT
释放，并且必须被拉高由外部电阻
器时，初始化完成。同步
多个FPGA ，一个或多个INIT引脚CON组fi guration
应该是线与运算。如果INIT保持为低一
多个FPGA或外部设备中，FPGA仍
在初始化状态。 INIT可用于以信号通知
在FPGA中还没有初始化。之后， INIT变高
为两个内部时钟周期，该模式下，行（M [3： 0]）的
采样和FPGA进入CON组fi guration
状态。
RESET
OR
PRGM
低
FPGA的国家操作
在此之前开始运作，在FPGA经过一个
州，包括初始化， CON组fi guration的顺序，
和启动。图36列出了这三种FPGA
状态。
POWERUP
- 上电时间延迟
初始化
- 清除配置存储器
- INIT低， HDC HIGH， LOW最不发达国家
是的
位
错误
RESET ，
初始化，
OR
PRGM
低
NO
是的
NO
CON组fi guration
- M [ 3 ： 0 ]模式中选择
- 写配置数据帧
- INIT高， HDC HIGH ， LOW最不发达国家
- DOUT ACTIVE
启动
- 活动I / O
- 释放内部复位
- DONE变高
PRGM
低
在CON连接G-期间CON组fi guration高（ HDC ），低
uration （ LDC ）和DONE信号在输出活跃
FPGA的初始化和CON组fi guration状态。 HDC ，
LDC和DONE可用于提供控制
外部逻辑信号，如复位，总线使能，或
在CON组fi guration PROM启用。对于并行主
CON组fi guration模式，这些信号提供PROM
使能控制，并允许共享的数据引脚
与用户的逻辑信号。
如果CON组fi guration已经开始， RESET的断言或
PRGM启动中止，在FPGA返回ini-
tialization状态。在PRGM和RESET引脚必须
拉回高的FPGA之前，将进入CON连接G-
uration状态。在启动和操作状态
只有PRGM的断言导致侦察组fi guration 。
在主CON组fi guration模式中， FPGA是
来源CON组fi guration时钟（ CCLK ）的。在这种模式下，
初始化状态被延长，以保证，在菊花
连锁经营，所有的菊花链从设备
准备好了。独立的时钟速率的差异，主
模式设备保持在初始状态的额外
tional 6个内部时钟周期后INIT变高。
当启动CON组fi配置中，在FPGA中的计数器
被设置为0，并且开始计数CON组fi guration时钟
周期施加到FPGA中。由于每个CON组fi guration数据
帧被提供给FPGA ，它是在内部assem-
流血成数据字。每个数据字被加载到
内部CON组fi guration内存。该CON组fi guration负载
荷兰国际集团过程完成时的内部长度计数
等于负载长度计数，在计数长度科幻场，
与CON组fi guration帧所需要的到底是写的。
手术
5-4529(F).r6
图36. FPGA的国家行动
初始化
上电后，该设备经过初始化
流程。首先，内部上电复位电路是触发
复位此输出通电时。当V
DD
到达
电压在该FPGA的部分开始进行操作
（ 2.5 V至3 V的OR2CxxA ， 2.2 V至2.7 V的
OR2TxxA / OR2TxxB ） ，在I / O的CON连接gured基于
在CON组fi guration模式，这是由模式决定
选择输入M [ 2：0] 。超时延时启动时
V
DD
在3.0 V和4.0 V（ OR2CxxA ）或到达
2.7 V至3.0 V（ OR2TxxA / 2TxxB ）允许功耗
电源电压达到稳定状态。在INIT和DONE输出
是低的。上电时，如果V
DD
不上升，从2.0 V至
V
DD
在不到25毫秒，用户应推迟CON连接gu-
日粮通过输入低到INIT ， PRGM或RESET
直到V
DD
高于建议的最低
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