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的PowerPC 750 RISC单片机微处理器
PID8p-750
PLL电源滤波
该L2AV
DD
在PID8p -750功率信号，功率提供给L2高速缓存延迟锁定环。为了确保
内部时钟的稳定性，电力供给到L2AV
DD
输入信号应当使用电路被过滤
类似于图16，该电路示出的1应置于尽可能接近到L2AV
DD
销到
确保它过滤掉尽可能多的噪音越好。对于L2AV一致
DD
噪声测量，适用范围
探头必须放在尽可能靠近引脚BGA尽可能和脉冲宽度小于10ns的可以忽略不计。
图16. PLL电源滤波电路
10
VDD
10F
0.1F
L2AV
DD
GND
脱钩的建议
由于PID8p -750的动态功率管理特性，较大的地址和数据总线，并能操作高
阿婷的频率， PID8p -750可产生瞬时电涌和高频噪声的功率
供应，尤其是在驱动较大的容性负载。这种噪声必须达到其他预防
在PID8p -750系统，以及PID8p -750本身的组件需要一个干净的，严格监管的源头
力。因此，强烈建议系统设计者的地方至少有一个去耦电容
TOR具有低ESR （等效串联电阻）评级为每个V
DD
和OV
DD
引脚（和L2OV
DD
对于360
CBGA ）的PID8p -750 。此外，还建议这些去耦电容使用的电源
单独的V
DD
， OV
DD
和GND电源层的PCB ，使用短的走线，以减少电感。
这些电容应值的范围从220PF为10μF ，以提供高低频滤波，
并应放在尽可能接近到其相关联的V
DD
或OV
DD
销。对于V建议值
DD
销 - 220PF （陶瓷） ， 0.01μF （陶瓷）和0.1μF （陶瓷） 。为OV建议值
DD
销 - 0.01μF
（陶瓷） ， 0.1μF （陶瓷）和10μF （钽电容） 。只有SMT （表面贴装技术）电容应
用于减少引线电感。
另外，建议在那里是在PCB上分布了多个大容量电容，馈
荷兰国际集团的V
DD
和OV
DD
架，以使较小的片状电容器快速充电。这些大容量电容器
应具有低ESR（等效串联电阻）的评价，以确保所需的快速响应时间。
它们也应该连接到电源层和接地层通过两个通孔，以减小电感。
建议大容量电容 - 100μF （ AVX钽电容TPS ）或330μF （ AVX钽电容TPS ） 。
推荐连接
为确保可靠的操作，强烈建议不使用的输入端连接到一个适当的信号
的水平。未使用的低电平有效输入应连接到V
DD
。未使用的高有效输入应连接到GND 。
所有的NC （无连接）信号必须保持悬空。
电源线和地线连接时，必须向所有外部V
DD
， OV
DD
和GND ，所述PID8p -750的引脚。
外部时钟路由应确保在L2时钟的上升沿重合在所有的CLK输入
静态存储器，并在PID8p -750的L2SYNC_IN输入。该L2CLKOUTA网络可以只使用，或者
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2.0版
数据表
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